网络处理器中多核共享SDRAM控制器的研究与设计

论文摘要

随着计算机体系结构、电路设计技术和集成电路制造工艺的发展,处理器的性能飞速增长,为了使系统的整体性能达到最佳,必须设计合理高效的存储系统。其中SDRAM存储器时序要求复杂,必须严格设计SDRAM控制器,否则微小的错误即可导致数据存取出错。本文研究了网络处理器中多核共享SDRAM控制器的设计与实现。在多核多线程网络处理器中,SDRAM控制器不仅要支持基本功能如初始化、读、写、刷新、预充电等,还需要存储和仲裁多个模块的访问请求,支持多线程的访问。固定优先级、时分复用法和动态仲裁相结合的仲裁算法有效地解决多个模块共享SDRAM存储器访问请求的公平响应问题。本文详细研究分析了SDRAM控制器与核心处理器、数据转发引擎及快速总线接口FBI模块的数据传输机制,确保SDRAM存储器与其他模块能够正确地进行数据传输。通过采用open page优化和奇偶bank interleaving策略,减少预充电和行列选通的延时,提高数据传输效率。Open page优化能将访存延迟减少10%左右,奇偶bank interleaving的优化效果更为明显,可高达48%。SDRAM控制器包含指令寄存与仲裁、译码、SDRAM接口模块、推拉引擎、数据通路等子模块,采用自顶而下的设计方法,利用硬件描述语言verilogHDL完成RTL级设计,并进行了功能验证。本设计在ISE10.1开发环境中采用Virtex-4平台完成FPGA验证。

论文目录

• 摘要
• Abstract
• 第一章 绪论
• 1.1 网络处理器概述
• 1.1.1 网络处理器的性能提升
• 1.1.2 网络处理器对存储系统的要求
• 1.1.3 网络处理器与储存器之间性能的差距
• 1.2 课题背景来源及其意义
• 1.3 论文的章节安排
• 第二章 SDRAM 控制器的结构与实现
• 2.1 网络处理器的结构
• 2.1.1 网络处理器的总体结构
• 2.1.2 网络处理器的存储系统
• 2.2 SDR SDRAM 标准接口协议
• 2.2.1 SDRAM 总线
• 2.2.2 SDRAM 总线命令
• 2.3 SDRAM 读写操作时序
• 2.3.1 初始化过程
• 2.3.2 SDRAM 读写时序
• 2.4 SDRAM 控制器的结构
• 2.4.1 SDRAM 控制器的外部系统结构
• 2.4.2 SDRAM 控制器的内部结构
• 2.5 本章小结
• 第三章 SDRAM 控制器的数据传输
• 3.1 SDRAM 控制器与STRONGARM 的数据传输
• 3.1.1 StrongARM 写操作
• 3.1.2 StrongARM 读操作
• 3.2 SDRAM 控制器与PE 的数据传输
• 3.2.1 write 写指令
• 3.2.2 read 读指令
• 3.3 SDRAM 控制器与FBI 的数据传输
• fifo_rd'>3.3.1 r_fifo_rd
• fifo_wr'>3.3.2 t_fifo_wr
• 3.4 本章小结
• 第四章 SDRAM 控制器的优化
• 4.1 SDRAM 控制器的open page 优化
• 4.2 SDRAM 控制器的奇偶bank interleaving 优化
• 4.3 本章小结
• 第五章 SDRAM 控制器的验证
• 5.1 SDRAM 控制器的验证平台
• 5.2 SDRAM 控制器功能验证工具
• 5.3 SDRAM 控制器功能验证
• 5.3.1 SDRAM 控制器与PE 的数据传输验证
• 5.3.2 SDRAM 控制器与FBI 的数据传输验证
• 5.3.3 刷新验证
• 5.4 SDRAM 控制器的FPGA 验证
• 5.5 本章小结
• 第六章 结束语
• 6.1 工作总结
• 6.2 工作的不足之处和未来工作展望
• 致谢
• 参考文献
• 研究成果