一种高性能的DSP存储系统设计

论文摘要

随着微处理器设计和生产工艺的快速发展,存储系统的访问速度与处理器的运算速度的差距日益显著,处理器的性能以每年60%的速度在增长,而主存储器芯片带宽仅仅以每年10%的速度在增长,访存性能已成为提高DSP系统性能的主要瓶颈。提高存储系统的数据吞吐量,使之与处理器的处理带宽相匹配,是决定DSP性能的关键因素之一。合理的cache设计是缩小DSP处理器和存储器速度差距的主要方法,也是影响整个系统性能的关键因素之一。本文在广泛研究了当前主流的高性能DSP芯片的存储系统架构之后,选择了基于ADSP-TigerSharc201 DSP的片上存储系统进行设计优化并实现。整个存储系统分为六个子模块,交叉连接模块、cache控制模块、替换算法模块、状态寄存器模块、DRAM模型模块和时钟分频模块。其中最复杂的模块是cache控制模块,它又包括了读缓冲、回存缓冲和cache。针对整个存储系统在每次总线访问中的行为,对cache/缓冲命中缺失判断和LRU替换算法分别进行了时序上的优化。将串行的命中缺失判断转换为并行,将LRU替换算法转换为PLRU替换算法。为了保证设计的正确性,还进行了功能验证和时序验证。最终的结果表明,在smic180nm的工艺条件下,优化使得整个存储控制系统的性能提高了10%。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 课题研究背景
• 1.2 DSP 存储系统体系结构
• 1.2.1 DSP 主存发展现状与趋势
• 1.2.2 DSP 片内cache 技术
• 1.3 论文主要工作
• 1.4 论文组织结构
• 第二章 存储系统结构定义
• 2.1 存储系统组织结构
• 2.2 主存储器
• 2.3 CACHE
• 2.4 预取数缓冲
• 2.5 读缓冲
• 2.6 回存缓冲
• 2.7 本章小结
• 第三章 存储控制器模块整体设计
• 3.1 CACHE 模块
• 3.1.1 cache 模块
• 3.1.2 读缓冲
• 3.1.3 回存缓冲
• 3.2 替换算法模块
• 3.3 交叉连接模块
• 3.4 状态寄存器模块
• 3.5 DRAM 主存储模块
• 3.6 时钟分频模块
• 3.7 本章小结
• 第四章 仿真和验证
• 4.1 兼容性验证
• 4.2 SIMPLESCALAR 仿真平台
• 4.3 BENCHMARK 的选择
• 4.4 CACHE 性能评估与分析
• 4.5 替换算法与CACHE 性能
• 4.6 本章小结
• 第五章 性能分析和优化
• 5.1 静态时序分析参数
• 5.2 CACHE 命中时间优化
• 5.3 优化结果
• 5.4 本章小结
• 第六章 总结与展望
• 6.1 工作总结
• 6.2 工作展望
• 参考文献
• 致谢
• 攻读硕士学位期间所发表的论文