基于DDS和PLL技术的高分辨率可变频综器设计与实现

论文摘要

频率源是现代电子设备的重要组成部分,对系统的性能有着举足轻重的决定作用。随着数字电路和微电子技术的飞速发展,对频率源信号的要求也越来越高。人们已经不仅仅着眼于提高频率源信号的质量,而是开始强调频率源信号的快速连续变化。快速连续可变频率源技术必将成为无线通信乃至其他领域发展的一个主要趋势。本文先介绍了DDS和PLL的理论与特点,列举分析了常用混合式频率合成方法,根据教研室项目1～133MHz逐比特变速率接收机对频率源信号的要求,确定了高分辨率可变频综器的设计方案。设计中混合使用了直接数字频率合成技术和锁相环频率合成技术,DDS为PLL提供基准输入信号,利用PLL对其信号进行倍频、分频及净化处理,最终得到项目所需的各种时钟信号。直接数字频率合成技术具有频率分辨率高、切换速度快、相位连续、输出相位噪声低和可以产生任意波形等优点,但同时有杂散抑制性差的缺点。锁相环有良好窄带跟踪特性,使被锁定的频率具有与参考频率一致的频率稳定度和频谱纯度,对杂散的抑制性能良好。本可变频综器的设计方案综合了DDS和PLL两者的优点,同时在很大程度上克服了两者的缺点,保证了信号质量。利用FPGA技术实现了频综器产生时钟的快速连续可变,很好地满足了课题需求。从而在确保信号质量的条件下实现了频综器信号频率的快速连续变化。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 频率合成技术发展概况
• 1.2 课题研究背景
• 1.3 课题主要研究内容及研究意义
• 第二章 频率合成技术理论
• 2.1 直接数字式频率合成器（DDS）理论
• 2.1.1 DDS 结构与工作原理
• 2.1.2 DDS 技术特点
• 2.1.3 DDS 的输出信号频谱特性
• 2.1.4 DDS 的调制特性
• 2.2 锁相环（PLL）理论
• 2.2.1 PLL 的结构与工作原理
• 2.2.2 锁相环路的基本特性
• 2.2.3 锁相环路的主要特性分析
• 2.2.4 PLL 的相位噪声和杂散分析
• 2.3 本章小结
• 第三章 高分辨率可变频综器的方案设计
• 3.1 系统需求分析
• 3.1.1 时钟需求分析
• 3.1.2 频综器时钟速率分档
• 3.2 系统方案设计
• 3.2.1 常用混合式频率合成方法
• 3.2.2 高分辨率可变频综器方案确定
• 3.3 主要芯片选择
• 3.3.1 1GHz 时钟频率合成器芯片选择
• 3.3.2 可变频率合成器芯片选择
• 3.4 具体时钟产生方法与分析
• 3.4.1 DAC 时钟的产生方法与分析
• 3.4.2 ADC 时钟的产生方法分析
• 3.4.3 信息比特时钟的产生方法与分析
• 3.4.4 本振时钟的产生方法与分析
• 3.5 本章小结
• 第四章 高分辨率可变频综器的设计与实现
• 4.1 系统软件设计及分析
• 4.1.1 单片机设计
• 4.1.2 FPGA 设计
• 4.2 系统硬件具体设计与调试
• 4.2.1 1GHz 时钟频率合成器设计与实现
• 4.2.2 可变频综器DAC 时钟设计与实现
• 4.2.3 可变频综器ADC 时钟设计与实现
• 4.2.4 信息比特时钟设计
• 4.2.5 本振时钟设计
• 4.2.6 可变频综器时钟频率分辨率
• 4.2.7 系统的电磁兼容设计
• 4.3 系统测试结果分析
• 第五章 结论
• 5.1 课题指标评估
• 5.2 系统实现中的重难点问题
• 5.3 结束语
• 致谢
• 参考文献
• 作者在学期间取得的学术成果
• 附录A 频综实物图
• 附录B 频综频谱图