多线程微处理器取指和线程选择的研究与实现

论文摘要

在工艺技术和应用的双重推动下,多线程已经成为当前高性能微处理器的主流体系结构。多线程微处理器能够同时开发指令级并行性(Instruction Level Parallelism,简称ILP)和线程级并行性(Thread Level Parallelism,简称TLP),充分利用芯片面积和流水线资源,提高处理器的吞吐率。本文在深入分析了当前多线程微处理器的取指与线程选择设计关键技术,以及Cache设计关键技术的基础上,根据X处理器的特点,设计并实现了该处理器的取指与线程选择功能部件,主要包括指令Cache、指令TLB、Cache失效缓冲(Cache Miss Buffer,简称CMB)、指令buffer、地址生成逻辑以及线程选择逻辑。本文还完成取指和线程选择等功能部件的模拟验证和逻辑综合。经过模块级、部件级、系统级三个层次的测试,验证了设计的正确性。逻辑综合结果表明,取指与线程选择部件的工作频率达到了X处理器的设计要求。本课题研究的内容是国家重大科研项目“高性能X处理器”一部分,研究和设计成果直接应用于该项目。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 课题研究背景
• 1.2 相关研究
• 1.2.1 微处理器体系结构
• 1.2.2 微处理器的研究现状
• 1.3 课题研究内容及意义
• 1.3.1 课题研究内容
• 1.3.2 课题研究意义
• 1.4 文章的组织
• 第二章 多线程微处理器设计关键技术研究
• 2.1 取指部件设计关键技术
• 2.2 线程选择部件设计关键技术
• 2.3 cache 设计关键技术
• 2.3.1 cache 的作用
• 2.3.2 cache 的基本结构
• 2.3.3 cache 的性能分析
• 2.3.4 cache 的一致性
• 2.4 本章小结
• 第三章 X 处理器的取指及线程选择部件总体结构
• 3.1 X 处理器的取指与线程选择关键技术
• 3.2 总体结构
• 3.3 取指流水线
• 3.4 本章小结
• 第四章 X 处理器的取指及线程选择部件详细设计
• 4.1 指令cache 的设计
• 4.1.1 cache 数据阵列
• 4.1.2 cache tag 阵列
• 4.1.3 cache 有效位阵列
• 4.2 指令buffer 的设计
• 4.2.1 指令buffer 的作用
• 4.2.2 指令buffer 的结构
• 4.3 ITLB 的设计
• 4.3.1 ITLB 总体结构
• 4.3.2 CAM 阵列
• 4.3.3 RAM 阵列
• 4.3.4 Multihit 控制逻辑
• index 控制逻辑'>4.3.5 Rep_index 控制逻辑
• 4.3.6 Ubit 控制逻辑
• 4.4 CMB 的设计
• 4.4.1 cache 失效处理的控制
• 4.4.2 线程的失效处理
• 4.4.3 miss buffer 数据格式
• 4.4.4 命中原理
• 4.5 地址逻辑设计
• 4.5.1 状态控制
• 4.5.2 地址产生
• 4.6 线程选择逻辑设计
• 4.6.1 总体结构
• 4.6.2 LRU 控制逻辑
• 4.7 本章小结
• 第五章 模拟验证与逻辑综合
• 5.1 验证方法
• 5.2 X 处理器的取指与线程选择部件功能验证
• 5.2.1 模块级验证
• 5.2.2 部件级验证
• 5.2.3 系统级验证
• 5.3 X 处理器的取指与线程选择部件逻辑综合结果
• 5.4 本章小结
• 第六章 结束语
• 6.1 工作总结
• 6.2 工作展望
• 致谢
• 参考文献
• 作者在学期间取得的学术成果