高介电常数栅介质MOSFET的研制

论文摘要

随着半导体制造技术的发展,集成电路（IC）加工的尺寸越来越小。当特征尺寸缩小到纳米数量级时,芯片上金属-氧化物-半导体场效应管（MOSFET）的栅介质薄膜Si02将减薄至几个纳米,由于遂穿效应,晶体管的泄漏电流将与栅介质厚度的减小成指数形式增大,功耗和发热量也会显著增加,整个芯片的性能、寿命和稳定性都将严重退化。这阻碍了集成电路制造按照摩尔定律继续发展。为此人们提出以高介电常数（介电常数ε>3.9）材料替代传统的SiO2（ε=3.9）作为晶体管的栅介质层,这成功地解决上述问题,使得半导体技术能继续往前发展。但是由于栅介质材料的替换和纳米MOSFET加工尺寸的减小,如何在IC制造中整合这种新材料并调整相关工艺,对IC的性能和发展有着至关重要的影响。虽然在国际上这些技术比较成熟,但国内外半导体制造技术的差距还很大。鉴于国外先进技术的垄断和国家自主创新的号召,我们研究了高介电常数MOSFET的制造工艺。本论文主要分三部分介绍了在以HfTiON复合薄膜为栅介质的前提下研制MOSFET的过程。第一部分讲述如何依据项目目标性能参数对器件的结构、尺寸、材料、工艺和加工流程进行的设计；第二部分记录了以光刻为图形复制手段、离子注入为掺杂手段、磁控溅射生长薄膜、反应离子刻蚀（RIE）转移图形和剥离技术（Lift-off）生成薄膜图形的方法制造3um高介电常数栅介质n型增强型MOSFET的过程,其中采用Lift-off工艺有效地避免了RIE过刻蚀的问题；在最后一部分,主要介绍采用武汉国家光电实验室的CS4200测试仪测试和分析该器件的阈值电压、输出特性、转移特性和泄漏电流等电学性能。

论文目录

• 摘要
• Abstract
• 第1章 绪论
• 1.1 集成电路的发展
• 1.2 等比缩小遇到的挑战
• 1.2.1 栅介质减薄的限制
• 1.2.2 器件尺寸减小带来的加工困难
• 1.2.3 金属互连RC效应的影响
• 1.2.4 载流子迁移率退化和速度饱和
• 1.2.5 杂质随机分布的影响
• 1.3 解决方案及现状
• 1.3.1 新型材料的使用
• 1.3.2 开发新颖的器件结构
• 1.3.3 采用先进的加工工艺
• 第2章 材料选择与版图设计
• 2.1 材料选择
• 2.1.1 MOSFET的结构与工作原理
• 2.1.2 材料选择
• 2.2 版图设计
• 2.2.1 L-edit版图设计工具
• 2.2.2 MOSFET的版图设计
• 第3章 制备工艺流程
• 3.1 主要工艺及设备介绍
• 3.1.1 硅片的清洗
• 3.1.2 扩散
• 3.1.3 薄膜制备
• 3.1.4 光刻
• 3.1.5 刻蚀
• 3.2 源漏区制作
• 3.2.1 光刻源漏区
• 3.2.2 离子注入
• 3.3 栅极栈堆制备
• 3.3.1 光刻栅极栈堆图形
• 3.3.2 High-k栅介质薄膜沉积
• 3.3.3 栅极金属沉积
• 3.4 金属引线的制备
• 第4章 测试结果与分析
• 4.1 MOSFET性能的测试
• 4.2 结果分析
• 结论
• 参考文献
• 附录
• 致谢