数字电视地面广播传输系统LDPC编解码方案设计

论文摘要

LDPC码是由Gallager于1962年提出的一种基于稀疏校验矩阵的线性分组码,具有逼近香农限的良好译码性能。但通常采用“随机法”构造的LDPC码在硬件实现上,需要耗费较大的硬件资源。基于具有准循环结构的QC-LDPC码,作者将就如何减少资源占用做出有效的探索。本文针对目前数字地面电视广播系统中使用的QC-LDPC码的特性,进行了编码算法和解码算法的研究:编码方面,以传统编码算法为基础,作者采用了可以降低编码复杂度的QC-LDPC码进行了编码器电路的设计与实现。首先,利用反馈移位寄存器与逻辑门设计了三个典型的编码器电路:基于SRAA电路的串行准循环LDPC码编码器;基于SRAA电路的并行准循环LDPC码编码器;二阶编码电路。然后,根据系统所采用多码率LDPC码字的需求,设计了一个多码率QC-LDPC码编码器。按照功能,该编码器分成输入缓存单元,生成矩阵存储单元,矩阵乘法运算单元以及输出缓存单元四个主要组成部分。通过管脚的选择,实现了一种适用DMB-T系统中QC-LDPC码的三合一码率编码器。此编码器支持0.4码率,0.6码率以及0.8码率三种编码模式。最后用Altera公司的FPGA对编码器进行了实现。结果显示此编码器仅耗费5,486个LE单元,占FPGA总逻辑单元的7%,耗费432,406比特的存储器资源,占FPGA总存储器资源的6%。译码方面,分析了几种译码算法并将其性能进行对比,在实际的系统中根据系统对性能和硬件资源消耗的要求选择合适的译码算法。在FPGA上实现QC-LDPC码译码器的方法,包括总体结构设计、各运算单元设计以及利用准循环性实现半并行结构的方法,对于QC-LDPC码具有通用性。最后针对DMB-T系统中的QC-LDPC码校验矩阵,设计了独特结构的译码器,并在此基础上进一步提出并实现了一种将QC-LDPC码三种码率进行复用实现的高效译码器。仿真结果表明:该三合一译码器既能保证三种码率良好的译码性能,又仅在单个译码器的资源消耗上增加了少许的资源消耗。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 数字电视地面广播发展现状
• 1.2 国外地面传输标准简介
• 1.3 我国数字电视地面广播发展概况
• 1.4 主要研究工作与本文结构
• 1.4.1 研究工作
• 1.4.2 本文结构
• 第二章 我国数字电视地面广播标准及其系统概述
• 2.1 数字电视地面广播标准的技术特点
• 2.1.1 调制发射系统结构
• 2.1.2 BCH和LDPC级联的信道编码
• 2.1.3 符号交织和系统帧结构
• 2.1.4 基带后处理和射频信号
• 2.1.5 基带信号频谱特性和谱模板
• 2.2 标准中发端系统实现的总体方案与设计层次
• 2.2.1 总体方案
• 2.2.2 发端系统FPGA的设计流程
• 2.3 FPGA设计方法集开发流程
• 2.3.1 FPGA设计方法
• 2.3.2 FPGA开发流程
• 2.4 小结
• 第三章 准循环LDPC码编码结构
• 3.1 LDPC码的研究现状分析及应用
• 3.1.1 线性分组码
• 3.1.1.1 生成矩阵和校验矩阵
• 3.1.1.2 码距和码重
• 3.1.2 LDPC码的简介和构造
• 3.1.2.1 LDPC码的定义
• 3.1.2.2 LDPC码的构造
• 3.1.3 LDPC码的应用
• 3.2 准循环LDPC码简介
• 3.2.1 准循环LDPC码简介
• 3.2.2 准循环LDPC码定义
• 3.3 准循环LDPC码编码器算法设计
• 3.3.1 循环行列式形式的生成矩阵
• 3.3.2 准循环LDPC码编码实现
• 3.4 准循环LDPC码编码器结构分析
• 3.4.1 基于SRAA电路的串行准循环LDPC码编码器
• 3.4.2 基于SRAA电路的并行准循环LDPC码编码器
• 3.4.3 二阶编码电路
• 3.5 准循环LDPC码编码器设计与实现
• 3.5.1 准循环LDPC码编码器总体设计
• 3.5.1.1 编码器的总体设计方案
• 3.5.1.2 编码器的总体设计框图
• 3.5.2 编码器各组成部分结构设计
• 3.5.2.1 输入缓存单元ISU的设计
• 3.5.2.2 生成矩阵存储单元GMSU的设计
• 3.5.2.3 矩阵乘法运算单元MMU的设计
• 3.5.2.4 输出缓存单元OSU的设计
• 3.5.3 编码器实现结果
• 3.6 小结
• 第四章 准循环LDPC码译码结构
• 4.1 LDPC码的译码算法
• 4.1.1 置信传播算法
• 4.1.2 简化算法之最小和算法
• 4.2 常用的LDPC译码器结构
• 4.2.1 LDPC译码器简介
• 4.2.2 串行译码器结构
• 4.2.3 并行译码器的结构
• 4.2.4 部分并行译码器的结构
• 4.3 准循环LDPC码译码器实现结构
• 4.3.1 总体结构
• 4.3.2 运算单元结构
• 4.4 DMB-T系统中准循环译码器实现结构
• 4.4.1 总体结构
• 4.4.2 三种LDPC码率复用
• 4.4.3 仿真结果
• 4.5 小结
• 第五章 总结
• 5.1 对本论文工作总结
• 5.2 对未来工作展望
• 致谢
• 参考文献
• 攻硕期间取得的研究成果