32位浮点DSP处理器DMA模块设计研究

论文摘要

数字信号处理器是现代通信和信息处理的SOC系统中的重要组成部分。而TMS320C3X系列32位浮点DSP更具有运算速率高,数据吞吐量大以及实时处理性好的特点,本文主要介绍基于改进的VC33处理内核的DMA模块IP软核设计。DMA模块是DSP系统中的重要部件。由于原始DMA模块具有在功能上较为单一,且寻址方式不灵活,寻址范围较小等缺点,所以这些因素制约了DSP系统的应用范围及灵活性。本文根据DSP系统的实际使用情况,增加了索引寻址、位反转寻址、TI与IEEE浮点数格式的互相转换以及自动初始化等功能,扩展了DMA系统的功能和应用范围。此外,本文设计的DMA结构在不增加已有数据寄存器的基础上,在内部增加了一条两级数据流水线通道,实现了在内存和外设之间无同步单周期传输,大大加快了该种情况下的数据传递速度;同时,保留了在内存或外设之间无同步双周期传输以及可由中断信号同步传输的特点。根据上述DMA功能描述及原理,本文首先分析了原有DMA模块的结构和行为,然后根据新加功能模块及原有结构设计出新的系统架构,并解决了它们在新的系统架构中的整合问题;同时介绍了新功能设计的意义,随后制订了新结构的行为及时序模型,分析了模块内部控制通路、地址通路以及数据通路的设计及它们之间的关系;并在此基础上对该DMA结构按照译码部分、控制部分、地址和数据传输部分对其中各子模块的设计进行了详细的介绍。本文依据数字系统自顶向下的设计策略,对DMA模块进行了RTL级划分,并采用Verilog HDL对其进行功能描述,完成了控制状态机、译码电路、地址产生模块、中断产生逻辑以及自动初始化状态机等的设计,并对Verilog代码进行了优化。然后,通过修改控制字内各控制位编写仿真测试代码,对整个DMA模块的各个功能进行了全面的测试和时序分析。仿真结果表明,该设计完全达到系统设计的要求。文章最后分析了DMA的性能和应用兼容性等问题。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 SOC 设计概述
• 1.2 IP 核的概述
• 1.3 课题来源及本文工作
• 1.3.1 关于DSP 处理器
• 1.3.2 关于DMA 模块
• 1.3.3 论文工作及安排
• 第二章 32 位浮点DSP 处理器及其DMA 模块
• 2.1 DMA 所处DSP 系统环境介绍
• 2.1.1 改进的TM5320VC33 系统结构
• 2.1.2 TM5320VC33 的总线结构
• 2.2 数据传递方式与DMA 模块
• 2.2.1 数据传递方式
• 2.2.2 TMS320VC33 中的DMA 模块
• 2.3 本章小结
• 第三章 DMA 的体系结构、功能扩展及行为设计
• 3.1 DMA 的体系结构
• 3.1.1 本设计所采用的体系结构介绍
• 3.1.2 新体系结构与原体系结构的比较
• 3.1.3 新体系结构的优点分析
• 3.2 DMA 模块新增功能
• 3.2.1 新DMA 的基本功能简介
• 3.2.2 DMA 新增功能介绍
• 3.2.3 增加新功能的目的和意义
• 3.3 DMA 的行为设计
• 3.3.1 DMA 系统的行为设计
• 3.3.2 DMA 的传输时序设计
• 3.3.3 DMA 内部各个模块的行为设计
• 3.4 本章小结
• 第四章 DMA 的RTL 级设计实现
• 4.1 数字系统的RTL 级描述及VERILOG HDL
• 4.2 DMA 控制逻辑部分实现
• 4.2.1 DMA 工作模式及数据流向控制部分
• 4.2.2 数据流控制部分
• 4.3 DMA 中断设置及自动初始化模块
• 4.3.1 DMA 中断设置
• 4.3.2 自动初始化模块
• 4.4 浮点数格式互相转换的实现
• 4.5 本章小结
• 第五章 DMA 模块的仿真与时序分析
• 5.1 DMA 模块仿真平台
• 5.2 无同步模式下的DMA 传输及功能测试
• 5.2.1 联合模式下的DMA 传输
• 5.2.2 分裂模式下的DMA 传输
• 5.3 同步模式下的DMA 传输及功能测试
• 5.3.1 联合模式下的同步传输
• 5.3.2 分裂模式下的同步传输
• 5.4 DMA 模块的性能及兼容性分析
• 5.5 本章小结
• 第六章 结束语
• 6.1 DMA 设计中的难点分析及处理
• 6.2 论文工作总结及设计展望
• 致谢
• 参考文献
• 附录：作者在攻读硕士学位期间发表的论文