关于65nm数字集成电路后端设计中串扰避免及修复方式的研究及比较

论文摘要

集成电路一直在迅猛发展。制造工艺由超深亚微米(VDSM)进入到纳米(nanometer)阶段;设计规模由超大规模(VLSI)、甚大规模(ULSI)向G规模集成(GSI)发展;越来越多的功能、甚至是一个系统都被集成到单个芯片之中,出现了系统级芯片(SOC)的设计概念。于是,物理设计(physical design)研究与工具设计面临巨大挑战。其中之一是:随着集成度更高,芯片上模块和互连线的排列更加紧密,互连线的间距进一步减小;元件数目的增加和线宽的缩小使互连线的相对长度大大增加;电路工作频率更高。这都使得集成电路中的耦合效应明显,串扰(crosstalk)成为一个突出的问题。因此,如何恰当有效地避免并消除串扰,是目前亟待解决的理论与技术热点问题。本文首先阐述了串扰研究领域的热点问题,如模型建立、估算技术、避免与修复方法等,然后基于Synopsys的后端设计工具IC Compiler,针对十几个国际知名公司65nm设计的串扰问题解决方式,效果进行了深入的比较。在本文中,通过对多种串扰避免及修复方式的一一比较,用实验的方法验证了各种方式的实际效果,以及他们组合在一起时的功能。在文章的最后,本文提出了一个具有较强普适性的解决串扰问题的芯片设计流程。

论文目录

• 目录
• 摘要
• Abstract
• 第1章 引言
• 1.1 超深亚微米集成电路面临的主要挑战
• 1.2 串绕噪声
• 1.2.1 定义及分类
• 1.2.2 对电路性能的影响
• 1.3 论文各部分的主要内容及组织
• 第2章 现有避免及修复串扰的研究成果及解决方案
• 2.1 串扰噪声的模型建立与影响因素
• 2.1.1 Sakurai串扰模型
• 2.1.2 Vittal集总模型
• 2.1.3 Vittal Becer的4∏模型
• 2.2 串扰的避免及修复手段
• 2.3 目前后端处理串绕的流程及思想
• 第3章 布局阶段的串扰避免效果分析
• 3.1 布局阶段的串扰避免技术
• 3.2 具体技术描述
• 3.3 实验结果
• 3.4 讨论和总结
• 第4章 时钟树综合阶段的串扰避免效果分析
• 4.1 双倍线宽双倍间距
• 4.1.1 具体技术描述
• 4.1.2 实验结果
• 4.1.3 讨论和总结
• 4.2 屏蔽
• 4.2.1 具体技术描述
• 4.2.2 实验结果
• 4.2.3 讨论和总结
• 第5章 布线阶段的串绕避免修复效果分析
• 5.1 具体技术描述
• 5.2 实验结果
• 5.2.1 使用默认方式的修复结果
• 5.2.2 使用非默认方式的修复结果
• 5.3 结论
• 第6章 完整串扰解决流程
• 6.1 具体技术描述
• 6.2 实验结果
• 6.3 结论
• 第7章 结束语
• 7.1 论文工作总结
• 7.2 今后进一步的工作
• 参考文献
• 致谢
• 附录1
• 附录2