非晶硅薄膜晶体管在栅漏电应力下的退化研究

论文摘要

本文主要研究了非晶硅薄膜晶体管（a-Si TFT）在栅漏电应力条件下的的退化特征,并分析其相应退化机制。在正栅压（Vg）应力下,缺陷态的产生（state creation）或电子俘获（electron trapping）导致器件阈值电压(Vth)正向漂移。且退化符合关系式:ΔV t h =C?Vgγ?tβ,其中γ≈1. 5,β≈0.34。而当应力Vg为负时,state creation和空穴俘获（hole trapping）共同影响器件特性。直流负Vg应力时,state creation基本主导,导致Vth发生正向漂移。但当应力电压高至?80V时,器件在hole trapping机制的影响下出现了两阶段退化特征,即在一段时间的正向Vth漂移之后,又发生了反向漂移。而在交流负Vg应力下,这两种机制的主导取决于应力频率和时间等因素。因此我们观察到了刚好相反的另一种两阶段退化。此外,应力温度和幅度都增强这两种机制。还有,和这两种机制相联系的恢复现象也被分别观察到。State creation和空穴注入（hole injection）机制分别导致了漏电流在低频负Vg应力下下降,而在高频负Vg应力下上升。其次,我们也研究了器件在固定负Vg,不同漏端电压（Vd）应力下的退化行为。我们发现,在直流Vd应力下,state creation在Vgd （=VgVd）为负且较大时占主导,而electron trapping在正Vgd时占主导。在交流Vd应力下,state creation,electron trapping及hole trapping三种机制共同作用。谁占主导取决于应力时间、频率、Vgd的正负等。此外,本文还发现并研究了n型低温多晶硅TFT中,输出特性测量带来的器件退化。为了方便研究,我们引入Vd三角脉冲来模拟输出特性表征行为。我们发现,退化机制和直流热载流子效应相关。最后,我们优化了输出特性曲线的测量条件,并在有效降低对器件影响的基础上得到了准确的输出特性曲线。

论文目录

• 中文摘要
• Abstract
• 第一章 绪论
• 1.1 非晶硅薄膜晶体管在有源矩阵液晶显示中的应用
• 1.2 非晶硅薄膜晶体管结构及特性介绍
• 1.3 可靠性研究现状
• 1.4 本文实验方法与研究手段
• 1.4.1 器件制备工艺
• 1.4.2 实验研究手段
• 1.5 本论文研究的基本内容
• 参考文献
• 第二章 非晶硅薄膜晶体管在栅极电应力下的退化研究
• 2.1 正栅压应力
• 2.1.1 直流应力
• 2.1.2 交流应力
• 2.2 负栅压应力
• 2.2.1 直流应力
• 2.2.2 交流应力
• 2.2.2.1 低频应力
• 2.2.2.2 高频应力
• 2.2.3 Ioff 退化研究
• 2.3 本章小结
• 参考文献
• 第三章 非晶硅薄膜晶体管在栅漏电应力下的退化研究
• 3.1 直流漏端电压应力
• 3.2 交流漏端电压应力
• 3.3 本章小结
• 参考文献
• 第四章 N 型低温多晶硅薄膜晶体管中输出特性测量引起器件退化的问题及其优化
• 4.1 多晶硅薄膜晶体管简介
• 4.1.1 结构及制备
• 4.1.2 可靠性研究现状
• 4.2 器件制备工艺
• 4.3 器件退化特征
• 4.4 输出特性测量的优化
• 4.5 讨论
• 4.6 本章小结
• 参考文献
• 第五章 结论及未来工作
• 攻读硕士学位期间发表的论文
• 致谢