基于DSP视频解码系统的信号完整性分析

论文摘要

随着人们对数据、语音、图像等大量数据的实时传输需要的巨增,人们对带宽的要求也越来越高,这就推动了处理器和总线速度的不断提升。目前,频率从几百MHz到数GHz的处理器已经随处可见,从133MHz到800MHz频率的数据总线也已经屡见不鲜,而且将来还会有更高速度的器件和更高工作速度的总线出现。但是伴随着数字信号速度的提高,硬件电路设计师们也正在面临一个新的难以解决的问题——互连线的反射、串绕和时延,我们把他们统称为信号完整性问题。这些问题的出现给系统硬件设计带来了更大的挑战,许多从逻辑角度看来正确的设计,如果在实际系统设计中处理不当就会导致整个设计失败。系统己不再像以往设计中仅仅只是支撑电子元器件的平台,而变成了一个高性能的系统结构。专家预测,在未来硬件电路设计开销方面,逻辑功能设计的开销将大为缩减,而与高速设计相关的开销将占到总开销的80%甚至更多,高速互连设计已经成为系统设计能否成功的主导因素。本文基于信号完整性基本理论,对串扰、反射,以及为解决这两个问题而带来的新问题——时延,进行分析,并讨论了相应问题的解决方法。在此基础上,我们针对自行研发的视频解码系统,应用高速系统的信号完整性设计流程进行系统分析与设计。首先,我们应用了Cadence公司PSD15.1和Hyperlynx公司的Hyperlynx 7这两款软件,对整体系统的特性参数进行优化选择,制定了整个系统的参数基准(70Ω传输线,非传统50Ω),为整个系统的研究提供了方便。其次,我们通过仔细研究和软件仿真,确定了适合于本系统的拓扑结构,找出了反射和串扰的解决方法。再次,在解决了反射和串绕的问题后,又引入了新的信号完整性问题——信号的时延,对此我们应用Hyperlnx软件和相应器件生产商提供的IBIS文件对时延仿真分析,最后确定了整个系统的约束条件。由仿真和分析的结果制定相关布局、布线规则约束系统设计,而在最后我们也对系统进行仿真验证,达到良好的设计效果,缩短了硬件设计的开发周期,也进一步证明了高速系统设计的仿真分析和设计方法的重要性。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 信号完整性的研究背景及意义
• 1.2 信号完整性的基本问题及高速信号的定义
• 1.3 信号完整性的国内外研究状况
• 1.4 本论文的研究背景及主要工作
• 第二章 视频解码系统及其高速信号的传输问题
• 2.1 视频解码系统的整体设计
• 2.1.1 DSP 和FLASH 的连接电路结构
• 2.1.2 DSP 与SDRAM 的连接电路结构
• 2.2 视频解码系统的高速信号传输问题
• 第三章 视频解码系统阻抗控制研究及层叠设计技术
• 3.1 传输线理论及特性阻抗研究
• 3.1.1 传输线理论模型
• 3.1.2 传输线分类及其特性参数研究
• 3.2 视频解码系统的阻抗控制研究
• 3.3 视频解码系统的层叠技术设计
• 第四章 高速网络中信号的反射分析研究及拓扑设计技术
• 4.1 反射形成的原因
• 4.2 视频解码系统高速网络布线的拓扑研究
• 4.3 高速器件输出、输入阻抗的影响
• 4.4 DSP 与SDRAM 数据线的端接
• 4.5 DSP 与SDRAM 时钟网络的拓扑结构
• 第五章 高速网络的串扰研究及关键技术设计
• 5.1 串扰的研究
• 5.2 高速网络的串扰研究及关键网络设计
• 第六章 高速网络的时序研究
• 6.1 仿真分析的重要文件——IBIS 模型
• 6.2 IBIS 模型中的参考电压的计算
• 6.3 测试平台与IBIS
• 6.4 高速网络的时延分析
• 6.5 规则约束设计
• 第七章 实验总结及工作展望
• 7.1 实验总结
• 7.2 工作展望
• 参考文献
• 发表论文和参加科研情况说明
• 致谢