AHB接口8051兼容处理器IP设计研究

论文摘要

面向10到100 MIPS性能需求的SoC系统,本课题在8位8051兼容内核基础上进行扩展研究。为利于借助兼容32位商用SoC总线的IP资源进行设计重用,并借助相应的软硬件开发工具,本课题选择了AMBA 2.0总线规范。该设计为8051兼容内核扩展了AHB主设备接口,使之能以标准32位AHB主设备IP的形式用于AMBA SoC。内部的桥接电路完成了8051内部总线与AHB总线之间的协议转换。封装而成的处理器IP能无缝替换原有的32位处理器,有助于加快系统研发以及构建低成本的SoC解决方案。同时利用最新的存储工艺制程发展,本课题采用0.18um工艺的片上嵌入式FLASH存储器作为程序存储器,使得封装的处理器IP具有更好的可编程性能。本课题分析了性能瓶颈,提出了添加指令高速缓存的设计方案。通过参数化建模指令高速缓存,本课题得到了8051构架下指令高速缓存的性能特性随参数的变化关系。在测试结果和设计约束的基础上,本课题实现了一种128字节容量的直接映射方式指令高速缓存,使得系统能工作于176MHz时钟频率。相比直接集成嵌入式FLASH方案最高工作于47.4MHz具有最高11.85 MIPS峰值性能,优化的设计使速度提升了近3.7倍。达到了在有限的面积代价下显著提升了系统性能的效果。本课题设计的处理器IP在对8051兼容内核最小的改动下完成了设计。通过进一步的优化有望提升此IP的价值。此外,未来的研究工作也可以基于此IP展开。

论文目录

• 致谢
• 摘要
• ABSTRACT
• 目次
• 1 绪论
• 1.1 引言
• 1.1.1 集成化发展趋势
• 1.1.2 SoC与发计重用
• 1.2 研究背景
• 1.2.1 8位微控制器技术沿革
• 1.2.2 8位微控制器内核与SoC
• 1.2.3 32位SoC总线规范
• 1.2.4 代工厂工艺发展现状
• 1.3 研究现状
• 1.4 主要创新点
• 1.5 论文结构
• 2 DW8051可配置IP核
• 2.1 软核特性
• 2.2 整体构架
• 2.2.1 内核组成
• 2.2.2 存储构架
• 2.2.3 寄存器
• 2.2.4 接口信号
• 2.3 时序特性
• 2.3.1 处理核心节拍
• 2.3.2 SFR总线访存时序
• 2.3.3 IRAM总线访存时序
• 2.3.4 IROM总线访存时序
• 2.3.5 MEM总线指令访问时序
• 2.3.6 MEM总线数据访问时序
• 2.3.7 复位信号时序
• 2.3.8 中断响应时序
• 3 DW8051的扩展设计
• 3.1 嵌入式FLASH程序存储器
• 3.1.1 结构与时序设计
• 3.1.2 硬件评估
• 3.2 指令高速缓存
• 3.2.1 性能提升的理论基础
• 3.2.2 架构设计与评估
• 3.2.3 结构设计
• 3.2.4 硬件评估
• 3.3 修改DW8051软核
• 3.3.1 修改中断控制模块
• 3.3.2 修改内置计时模块
• 3.3.3 修改内置串口模块
• 3.4 扩展AHB总线接口
• 3.4.1 方案分析
• 3.4.2 架构定义
• 3.4.3 结构与时序设计
• 3.4.4 硬件评估
• 3.5 辅助电路设计
• 3.5.1 门控技术完成处理器停顿
• 3.5.2 复位电路设计
• 3.6 封装而成的IP
• 4 测试验证
• 4.1 验证平台
• 4.1.1 验证平台模块组成
• 4.1.2 验证平台控制流程
• 4.1.3 验证平台目录结构
• 4.2 测试用例
• 4.3 验证结果
• 5 总结与展望
• 参考文献
• 作者简历