论文题目: 适宜于系统集成的高速低功耗模/数转换器（ADC）的研究
论文类型: 博士论文
论文专业: 微电子学与固体电子学
作者: 黄飞鹏
导师: 洪志良
关键词: 数转换器,低功耗,高速,低电压,流水线,并行,增益自举运放,数模混合集成电路
文献来源: 复旦大学
发表年度: 2005
论文摘要: 高速模／数转换器(ADC)实现了模拟信号向数字信号转换，是HDTV等视频系统的重要模块。出于性能、功耗、可靠性、成本和市场的考虑，目前可集成的高速、低功耗ADC成为模拟集成电路领域中的研究热点。因此，本研究拟通过设计两种10bit，速度分别为50MS／s和100MS／s的ADC，为HDTV系统提供一个可集成的高速、低功耗ADC。首先，本研究采用1.8V，0.18μm CMOS工艺，完成了一种10bit，50MS／s流水线操作ADC的设计和测试。在系统研究和对比各种电路结构的基础上，采取了一系列的低功耗技术(主要包括结构、量化范围、增益自举OTA和比较器)，分析并优化了其中的主要电路。测试结果表明：ADC在整个量化范围内无失码；功耗为57.6mW，功耗／速度为1.15mW／MHz；Offset为0.8mV；DNL为-0.6～0.7LSB；INL为±1.8LSB；输入信号为5.1MHz时，SINAD为44.9dB：电路面积为0.52mm~2。50MS／s ADC与ADI公司的最新同类低功耗产品相比，除受测试条件影响而存在一定差距的SINAD指标外，DNL和INL这两个指标均接近，而功耗和功耗／速度则明显改善。这说明，50MS／s ADC的设计和测试方法是正确和成功的。同时，在50MS／s流水线结构ADC的基础上，本研究还完成了一种10bit，100MS／s并行操作ADC的电路和版图设计。100MS／s ADC由两条速度为50MS／s流水线ADC组成。为降低功耗，防止由于并行量化而导致的性能下降，采取了一系列的低功耗(主要包括通道间OTA共享及所有50MS／s ADC采用的低功耗技术)和纠正措施(主要包括二次采样和数字滤波)。仿真结果证明，100MS／sADC功能正确，功耗仅为67mW，功耗／速度为0.67mW／MHz，这两个指标均达到国际10bit低功耗ADC先进水平。100MS／s ADC目前正在流片过程中。
论文目录:
目录
摘要
Abstract
第1章 引言
1.1 研究意义
1.2 研究现状
1.3 研究目标
1.4 问题与挑战
1.5 主要工作及创新
1.6 论文结构安排
第2章 ADC概述
2.1 理想的ADC
2.2 衡量ADC的参数
2.2.1 静态参数
2.2.2 动态参数
2.3 影响ADC性能的主要因素
2.3.1 信号源热噪声(Thermal Noise)
2.3.2 孔径抖动(Jitter)
2.4 高速ADC结构及其优缺点
2.4.1 快闪(Flash)
2.4.2 两步快闪(Two-step)
2.4.3 内插(Interpolating)
2.4.4 折叠(Folding)
2.4.5 流水线(Pipeline)
2.4.6 并行(Parallel)
2.5 本研究的ADC结构
2.6 小结
第3章 流水线和并行操作ADC理论分析
3.1 流水线ADC理论分析
3.1.1 功耗和量化范围的关系
3.1.2 每级量化位数与ADC精度的关系
3.1.3 每级量化位数与ADC速度的关系
3.1.4 每级量化位数与OTA开环直流增益的关系
3.2 并行结构ADC理论分析
3.2.1 通道间采样时间(Sampling Time)的失配
3.2.2 通道间增益(Gain)的失配
3.2.3 通道间失调(Offset)的失配
3.3 小结
第4章 一种10bit,50MS/s流水线操作ADC的设计和测试
4.1 低功耗模块设计技术
4.1.1 量化范围(V_(fs))的优化
4.1.2 采样电容和OTA电流的优化
4.1.3 OTA的选择、优化、分析及改进
4.1.4 无静态功耗的比较器
4.2 其他关键模块
4.2.1 自动消除失调的T/H和级电路
4.2.2 CMOS开关的优化
4.2.3 两相非重叠时钟电路
4.2.4 数字校正电路及延迟单元
4.3 50MS/s ADC版图设计
4.4 50MS/s ADC测试
4.4.1 测试方案
4.4.2 测试仪器
4.4.3 测试电路
4.4.4 测试结果及分析
4.5 小结
第5章 一种10bit,100MS/s并行操作ADC的设计
5.1 100MS/s并行ADC系统设计
5.1.1 失配纠正
5.1.2 功耗降低技术
5.2 100MS/s ADC的主要电路设计
5.2.1 双采样/保持电路(T/H)
5.2.2 通道间OTA共享
5.2.3 栅压自举开关(Booststrap Switch)
5.2.4 改进的共模反馈电路(CMFB)
5.2.5 二次编码
5.2.6 分频电路
5.2.7 时钟整形电路
5.2.8 全差分数字逻辑
5.3 版图设计
5.3.1 四电容版图
5.3.2 100MS/s ADC整体版图
5.4 仿真结果
5.5 比较及分析
5.5.1 与50MS/s ADC比较
5.5.2 与国际上低功耗ADC比较
5.6 小结
第6章 总结和展望
6.1 总结
6.2 未来工作展望
参考文献
致谢
发布时间: 2007-06-28
标签：数转换器论文; 低功耗论文; 高速论文; 低电压论文; 流水线论文; 并行论文; 增益自举运放论文; 数模混合集成电路论文;