GHz级64位整数算术逻辑运算部件优化设计

论文摘要

微电子技术飞速进步,工艺特征尺寸已经减小到了130纳米以下,65纳米工艺已成为成熟工艺。基于集成电路工艺技术的提升,微处理器不断地更新换代,性能迅速提高。微处理器要达到高的速度,算术逻辑部件的速度必须足够快。本文设计实现的64位1GHz整数算术逻辑部件是X流处理器中的重要运算部件之一,主体半定制实现,关键路径上的关键部件采用全定制设计实现,在没有增加过多设计时间和工作量的前提下,使设计性能从原来的500MHz提高到了1GHz。并且较好地解决了设计规模大与设计性能不高的矛盾,具有广泛的应用价值和重要的实践意义。论文的主要工作包括:一、优化设计实现64位GHz级整数算术逻辑运算部件,采用130纳米工艺,半定制与全定制混合设计,半定制设计部分组合逻辑综合延时550ps以下,采用静态互补CMOS电路结构的全定制64位加法器版图后模拟延时730ps,采用静态传输门阵列结构的全定制64位漏斗移位网络版图后模拟延时270ps,均达到设计要求。二、研究了高速逻辑优化设计方法,对高速逻辑优化设计流程做了描述,对逻辑级数确定、电路结构选择、前后端设计交互、全定制设计等方面提出了补充建议,对设计中需要注意的问题进行了总结,给出了解决办法。并在64位GHz整数算术逻辑运算部件的优化设计中进行了实践。三、对层次化全定制设计和验证进行了深入研究,从设计、优化、验证三个方面层次化设计全定制模块,在电路功能验证使用形式化静态验证方法验证电路功能与设计需求一致,版图后时序模拟验证使用静态时序分析的方法辅助确定全定制设计关键路径。在工程中实践了层次化全定制设计流程,提高了验证效率,加快了全定制设计周期。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 课题研究背景和意义
• 1.2 相关研究
• 1.2.1 整数加法器
• 1.2.2 移位器的发展
• 1.2.3 全定制设计在微处理器设计中的应用
• 1.3 本文的主要工作
• 1.4 本文的结构
• 第二章 高速逻辑优化设计方法研究
• 2.1 传统的ASIC设计模式和流程
• 2.1.1 瀑布模式和螺旋模式
• 2.1.2 自顶向下和自底向上相结合的开发流程
• 2.2 深亚微米工艺下的高速逻辑优化设计方法
• 2.2.1 优化设计中的静态分析验证技术
• 2.2.2 确定设计实现工艺的FO4延时
• 2.2.3 加强前后端设计交互
• 2.2.4 资源复制平衡线负载
• 2.2.5 全定制设计
• 2.3 本章小节
• 第三章 整数算术逻辑运算部件设计
• 3.1 整数算术逻辑运算部件功能设计
• 3.2 整数算术逻辑运算部件总体设计
• 3.2.1 整数部件接口定义
• 3.2.2 整数部件设计思想及基本结构
• 3.3 整数部件各子模块设计
• 3.3.1 算术运算部件设计
• 3.3.2 移位运算部件的设计
• 3.3.3 其它运算部件设计
• 3.4 本章小节
• 第四章 整数算术逻辑运算部件的设计优化
• 4.1 静态时序分析基本方法
• 4.2 原设计的静态时序分析和设计优化
• 4.2.1 优化设计的目标
• 4.2.2 原设计的关键路径分析
• 4.3 整数部件优化设计
• 4.3.1 整数部件各模块算法分析
• 4.3.2 整数部件优化设计方案
• 4.3.3 整数部件优化后的静态时序分析结果
• 4.4 本章小节
• 第五章 深亚微米CMOS工艺数字电路全定制设计和验证
• 5.1 层次化全定制设计流程
• 5.1.1 设计实现层次化
• 5.1.2 优化设计层次化
• 5.1.3 验证层次化
• 5.2 全定制模块算法分析和电路设计
• 5.2.1 加法器算法分析
• 5.2.2 加法器电路设计
• 5.2.3 漏斗移位网络结构分析
• 5.2.4 漏斗移位器移位网络电路设计
• 5.3 层次化构造电路和电路优化
• 5.3.1 层次化构造电路建立叶单元模型
• 5.3.2 利用逻辑功效优化电路
• 5.4 电路功能形式化验证
• 5.4.1 形式化验证
• 5.4.2 利用Formality形式化验证加法器电路功能
• 5.5 层次化全局版图设计
• 5.5.1 全局版图布局
• 5.5.2 层次化版图设计
• 5.6 版图后时序验证
• 5.6.1 全定制版图静态时序分析
• 5.6.2 全定制版图时序模拟验证
• 5.7 本章小节
• 第六章 结束语
• 6.1 课题工作总结
• 6.2 工作展望
• 致谢
• 参考文献
• 作者在学期间取得的学术成果
• 作者在学期间参与的科研项目