同步数据触发多核处理器体系结构关键技术研究

论文摘要

随着VLSI技术的迅猛发展与应用需求的不断提高,单纯依靠提升主频已经很难进一步提高处理器性能,采用以多核处理器为代表的先进体系结构已经逐渐成为提高处理器性能的主要途径。受当前集成电路工艺条件的推动,片内多核处理器结构已初现端倪,但尚有一系列科学技术问题亟待解决,主要包括多核并行体系结构问题、多核互连通信问题、多核多级存储问题等。针对多核处理器体系结构面临的核心理论与设计技术问题进行研究,可为未来超高性能多核处理器芯片的设计与实现提供坚实的理论和技术基础,具有重要理论意义和应用价值。本文针对超高性能多核处理器,主要深入研究了一种同步数据触发（Synchron- ous Data Triggered Architecture,SDTA）多核体系结构,它包括了大量高性能SDTA计算内核,每个内核具有结构简单、计算资源利用率高、计算能力强、可扩展性好等优势。结合同步数据触发多核处理器特点,本文重点对SDTA处理单元设计关键技术进行研究,采用资源优化途径来提高执行性能并降低其代价开销,同时利用指令压缩技术来解决其代码体积问题。继而,本文还对SDTA多核片内互连通信结构进行建模,研究并实现了具有高带宽、低延迟、低代价特点的多核互连通信系统。取得的主要研究成果如下:1.提出了一种同步数据触发多核体系结构,它包括SDTA单元计算内核、SDTA单元存储系统、片上通信互连结构、多核同步机制等部分。单个处理单元结构简单,设计灵活,可扩展性强,有效支持SIMD和MIMD,允许开发多个层次上的并行性。另外,设计了包括指令Cache、局部存储器、DMA部件及二级Cache的多核存储系统,采用了片上网络基本通信构架,支持与SPARC体系结构兼容的同步机制。2.提出了一种代价解析模型用来评价处理单元的面积与功耗,满足精度要求的同时具有较好灵活性与较高工作效率。还提出了适应于SDTA处理单元的硬件资源优化方法,在建立软硬件设计工具链的基础之上,开展启发式搜索算法指导的计算内核局部优化与解析式处理单元全局优化等过程,具有优化效率高、效果好等特点。3.提出了一种模板式垂直字典压缩技术,用于解决SDTA体系结构中的代码稀疏问题,它强调代码压缩比、解压实时性与资源开销三个方面的因素。还继续提出了分流并行解压硬件模型,并修改了软件工具链。该技术以较小执行周期为代价,极大减少了代码体积,降低了芯片面积与功耗开销。4.提出了面向片上互连网络的解析式性能分析方法。建立了基于M/G/1/N排队系统的片上网络数学模型,分析精度好、效率高,有助于片上网络结构设计及应用程序拓扑映射优化。为解决单通道结构所暴露的性能瓶颈,还提出了两种改进的多通道结构数学模型,借助各项性能指标,最终指导完成了SDTA多核片上互连网络的微体系结构设计与实现。5.提出了一种基于拥塞缓解的动态虚拟通道结构,用于解决片上路由器缓冲利用率低、阻塞现象频繁等缺陷。改进了典型路由器结构设计,完成了动态多通道路由器的VLSI实现。实验表明,它能自适应于网络流量特征动态调整虚拟通道组织方式,改善网络性能,同时,还采用了链表方式来组织虚拟通道共享缓冲,具有较小代价开销,通过提高缓冲利用率,节省了大量芯片面积与功耗。实验结果表明,面向多媒体信号处理领域,经硬件资源优化后的SDTA处理单元具有硬件代价小、执行性能高等特点,其内核性能与TI-C64 DSP相当,整个处理单元对多媒体应用具有显著加速效果。另外,SDTA片上互连网络具有高带宽、低延迟等特点,尤其是,提出的动态虚拟通道技术能有效降低代价开销,继续改善网络性能。相关研究成果为SDTA多核处理器提供了较好的解决方案和理论分析基础,能够直接适用今后的多核处理器芯片的设计与实现。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 研究背景
• 1.1.1 VLSI 技术发展对处理器体系结构的影响
• 1.1.2 多媒体应用对处理器体系结构的影响
• 1.1.3 多核处理器所面临的挑战
• 1.2 国内外相关研究工作
• 1.2.1 片内单核体系结构研究现状
• 1.2.2 处理单元结构优化设计方法
• 1.2.3 多核互连通信结构研究现状
• 1.3 本文的主要内容及其创新点
• 1.3.1 本文的研究内容
• 1.3.2 本文的主要贡献
• 1.4 论文结构
• 第二章 同步数据触发多核处理器体系结构
• 2.1 同步数据触发多核处理器总体结构
• 2.1.1 同步数据触发思想
• 2.1.2 同步数据触发多核体系结构
• 2.2 SDTA 单元总体结构
• 2.3 SDTA 单元计算内核
• 2.3.1 SDTA 流水线设计
• 2.3.2 功能单元与寄存器文件
• 2.3.3 SDTA 局部传输网络
• 2.4 SDTA 单元存储系统
• 2.4.1 指令Cache 结构
• 2.4.2 DMA 传输部件
• 2.4.3 存储管理单元
• 2.5 SDTA 多核通信机制
• 2.6 SDTA 多核同步机制
• 2.7 小结
• 第三章 SDTA 处理单元硬件资源优化
• 3.1 引言
• 3.2 自动化设计方法介绍
• 3.3 自动化工具链设计
• 3.3.1 指令模板生成器
• 3.3.2 可重定向编译器
• 3.3.3 可重定向软件模拟器
• 3.3.4 SDTA 硬件生成器
• 3.4 SDTA 处理单元代价解析模型
• 3.4.1 处理单元面积模型
• 3.4.2 功能单元及寄存器文件功耗模型
• 3.4.3 传输网络功耗模型
• 3.4.4 取指令单元功耗模型
• 3.4.5 译码部件功耗模型
• 3.4.6 存储部件功耗模型
• 3.4.7 精确度分析
• 3.4.8 评估效率分析
• 3.5 SDTA 计算内核结构局部优化
• 3.5.1 计算资源初始配置过程
• 3.5.2 计算资源优化配置过程
• 3.5.3 传输网络连接优化
• 3.6 SDTA 处理单元全局优化
• 3.7 自动化方法评估结果
• 3.7.1 基准应用程序描述
• 3.7.2 计算内核的优化效果
• 3.7.3 处理单元的优化效果
• 3.7.4 优化效率分析
• 3.8 处理单元性能分析
• 3.8.1 SDTA 单元设计与实现
• 3.8.2 SDTA 处理单元性能评测
• 3.9 小结
• 第四章 面向SDTA 体系结构的模板垂直字典压缩技术
• 4.1 引言
• 4.2 SDTA 指令格式与代码特征分析
• 4.2.1 SDTA 指令集格式
• 4.2.2 SDTA 代码的特征分析
• 4.3 模板式垂直字典压缩技术
• 4.3.1 模板压缩技术
• 4.3.2 字典压缩技术
• 4.3.3 垂直字典压缩
• 4.4 硬件解压模型
• 4.5 软件工具链设计
• 4.6 实验性能分析
• 4.6.1 正确性验证
• 4.6.2 代码压缩比
• 4.6.3 面积功耗分析
• 4.7 相关工作比较
• 4.8 小结
• 第五章 片上互连网络性能分析模型
• 5.1 引言
• 5.2 片上互连网络性能分析方法
• 5.2.1 片上互连网络抽象结构
• 5.2.2 片上互连网络性能参数
• 5.2.3 路由器数学解析模型
• 5.2.4 片上互连网络性能分析算法
• 5.2.5 实验结果
• 5.3 基于多通道路由器模型的性能分析方法
• 5.3.1 多通道路由器结构
• 5.3.2 非对称多通道模型
• 5.3.3 对称多通道模型
• 5.3.4 实验结果
• 5.4 小结
• 第六章 SDTA 片上互连网络体系结构设计
• 6.1 HSR 路由器总体结构
• 6.2 网络报文格式
• 6.3 虚拟通道控制部件
• 6.4 虚拟通道仲裁部件
• 6.5 传输仲裁部件
• 6.6 流反馈控制部件
• 6.7 竭力式双轮转调度策略
• 6.8 HSR 路由器网络接口结构
• 6.9 实验结果
• 6.9.1 HSR 路由器验证与测试
• 6.9.2 VLSI 实现结果
• 6.9.3 相关工作比较
• 6.10 小结
• 第七章 基于拥塞缓解的动态虚拟通道设计与实现
• 7.1 引言
• 7.2 对称多通道结构的静态行为分析
• 7.3 动态虚拟通道设计
• 7.3.1 动态通道体系结构
• 7.3.2 拥塞缓解原理
• 7.4 HSR-D 路由器的VLSI 结构
• 7.4.1 通道控制部件改造
• 7.4.2 通道仲裁部件改造
• 7.4.3 拥塞缓解电路
• 7.5 实验结果分析
• 7.5.1 实验环境
• 7.5.2 步幅参数k
• 7.5.3 网络性能分析
• 7.6 功能验证与VLSI 设计
• 7.6.1 功能验证与前端设计
• 7.6.2 HSR-D 的VLSI 设计
• 7.7 结论
• 第八章 结束语
• 8.1 工作总结
• 8.2 工作展望
• 致谢
• 参考文献
• 作者在学期间取得的学术成果
• 作者在学期间参加的主要研究与获奖情况