X微处理器时钟系统研究与实现

论文摘要

随着微电子技术的飞速发展,当前高性能微处理器已经普遍采用0.13μm制造工艺,处理器内核的时钟频率已经达到3GHZ以上,这使得时钟系统的设计变得越来越重要。然而,与其它CMOS电路相比,微处理器时钟系统的设计具有较少的继承性,因为新一代微处理器上的时钟系统所要驱动的负载比上一代要翻倍,所以简单的放大时钟驱动的尺寸和扩展时钟分配网络是不实际的。因此研究时钟系统及其实现技术对提高微处理器性能具有极其重要的意义。 当代高性能微处理器普遍采用同步时钟分布策略。在同步时钟系统设计中,时钟分配网络被用来控制各数据通路的数据信号的同步操作和传输。时钟网络的设计质量直接决定了系统的性能、并直接影响系统功能的正确性及系统的可靠性。时钟网络优化设计的目标是降低时钟网络的时钟偏斜值并提高时钟信号的质量,而如何进行时钟偏斜的调度并利用有益的时钟偏斜以提高数字系统的性能则是近年来的研究热点。 本文结合实际的工程任务需求,重点研究了时钟网络的设计与优化技术、时钟网络时序特性的分析与建模技术;详细探讨了基于体系结构和功能特性要求的时钟分配网络时序特性的优化调度方法、时钟偏斜补偿技术;并根据工程任务——“x高性能微处理器设计”的要求,设计了相应的时钟分配网络,讨论了芯片中时钟分配网络的特殊电路。 本文所讨论的时钟分配网络的优化设计与时钟偏斜补偿技术已部分应用于实际的工程设计任务,而相应的时钟偏斜补偿技术有利于更高性能CPU的时钟分配网络的优化设计。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 研究背景
• 1.2 高性能微处理器时钟系统设计现状
• 1.2.1 Alpha系列微处理器时钟系统设计[1]
• 1.2.2 POWER微处理器的时钟网络设计技术
• 1.2.3 Itanium系列微处理器
• 1.3 本文工作
• 1.4 论文结构
• 第二章 处理器时钟系统设计研究
• 2.1 时钟网络设计策略
• 2.1.1 带缓冲器的时钟树结构
• 2.1.2 对称的H-树型时钟网络
• 2.2 时钟网络布线技术
• 2.2.1 时钟系统及其布线问题
• 2.2.2 时钟树时延计算方法
• 2.2.3 时钟布线算法
• 2.3 低功耗时钟系统设计
• 2.3.1 低电压技术
• 2.3.2 门控时钟设计技术
• 2.3.3 全局异步局部同步时钟系统设计技术
• 2.4 IA-64体系结构及其时钟系统网络
• 2.4.1 基于EPIC的体系结构
• 2.4.2 IA-64处理器的时钟网络
• 2.5 时钟分布网络的时序的特性与建模
• 2.5.1 对工艺变化不敏感的时钟网络设计
• 2.5.2 跟踪阈值电压来控制时钟偏斜技术
• 2.5.3 扩宽时钟连线对时钟偏斜的敏感性
• 2.5.4 评估时钟偏斜的确定性模型
• 2.6 小结
• 第三章 X高性能微处理器时钟系统设计
• 3.1 时钟生成方案
• 3.1.1 设计思想
• 3.1.2 部件结构图
• 3.2 时钟系统实现
• 3.2.1 内核时钟（SysClkOut）产生部件
• 3.2.2 总线时钟产生部件
• 3.3 SBI时钟使用说明
• 3.3.1 时钟类型及应用概述
• 3.3.2 数据发送通路结构
• 3.3.3 数据接收通路结构
• 3.3.4 复位信号说明
• 3.4 X处理器时钟分布网络设计
• 3.4.1 全局时钟分布网络
• 3.4.2 局部时钟分布网络
• 3.5 小结
• 第四章 时钟分布网络的设计实现
• 4.1 时钟分布网络的自动化综合过程
• 4.1.1 时钟分布网络时序特性的优化
• 4.1.2 拓扑结构设计
• 4.1.3 后端工具对时钟树综合的支持
• 4.2 X微处理器的CTS实现
• 4.3 小结
• 第五章 时钟偏斜的控制
• 5.1 时钟偏斜的概念
• 5.1.1 同步系统
• 5.1.2 时钟偏斜的理论背景
• 5.1.3 时钟偏斜所导致的时序限制
• 5.2 基于分支线宽的时钟偏斜调整算法
• 5.2.1 设计思想
• 5.2.2 问题的公式化表述
• 5.2.3 初始时钟分支线宽的确定
• 5.2.4 分支线宽调整的迭代过程
• 5.2.5 实验结果
• 5.3 小结
• 第六章 低时钟偏斜调整技术
• 6.1 基于熔丝单元的时钟偏斜调整技术
• 6.2 数字式低时钟偏斜调整电路
• 6.3 小结
• 第七章 结束语
• 7.1 课题的工作总结
• 7.2 展望
• 致谢
• 附录A:时钟树描述文件
• 附录B:攻读硕士学位论文期间发表的论文
• 参考文献