高速串行RapidIO下3.125Gbps CDR中相位插值器的设计

论文摘要

在目前广泛应用的串行数据通信中,数据从发送端传输到接收端通常没有同步时钟的伴随。接收端接收到的数据极易受到偏斜和噪声的影响。为了恢复数据,需要一种电路能够提取时钟并且用它来同步和“清理”数据。这种电路即称为时钟数据恢复电路(CDR)。但是,接收端的数据往往在传输过程中积聚了抖动和噪声。为了准确地恢复数据并降低误码率,提取出来的时钟需要及时并精确地处理所接收到数据信号的相位。调整并恢复接收端数据的时钟相位是一个CDR电路的首要功能。相位插值器是时钟数据恢复电路中最关键的模块。相位插值器的非线性会直接影响时钟数据恢复电路的动态特性,当输入数据与本地时钟存在频率差时,还会影响它的抖动容限。许多与高速信号传输有关的时序问题都是通过能够产生精确时钟相位的相位插值电路来解决的。本文在对RapidIO互联规范理解的基础上,根据CDR对相位插值器的性能要求,设计了一款应用于高速RapidIO下3.125Gbps CDR中的相位插值器,并使用0.13μm CMOS工艺实现。本文的主要工作以及创新之处包括以下几方面:1.研究和比较了CDR的几种常见实现结构,全面分析了电路的速度、抖动性和稳定性等设计要求,引入了基于锁相环结构的CDR。2.设计了一款高精度的相位插值器,该相位插值器的输出相位具有良好的单调性和线性,当CDR工作频率为3.125GHz/s时,该相位插值器的功耗小于9mw。3.由于相位插值器输出相位的幅度和线性度主要依赖于与两个输入相位之间的差距,这将导致输出相位的线性和单调性不够理想,本文引入了一种新的线性编码方式解决这个问题。4.遵循高速模拟电路版图设计规则,使用0.13μm CMOS工艺完成了相位插值器的版图设计,Hspice模拟结果显示该相位插值器达到工程设计要求。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 课题研究背景
• 1.2 国内外相关研究
• 1.3 课题主要工作
• 1.4 本文的组织结构
• 第二章 高速串行RapidIO 中CDR 的原理和设计要求
• 2.1 RapidIO 串行物理层
• 2.1.1 PCS 层
• 2.1.2 PMA 层
• 2.1.3 电气接口
• 2.1.4 8B/10B 编码
• 2.2 CDR 的常见结构和模型
• 2.2.1 基于PLL 的CDR 结构
• 2.2.2 基于延迟环的CDR 结构
• 2.2.3 基于过采样的CDR 结构
• 2.2.4 基于门级振荡器的CDR 结构
• 2.2.5 各种CDR 实现结构的比较
• 2.3 RapidIO 接收器中CDR 的设计要求
• 2.3.1 抖动
• 2.3.2 误码率
• 2.3.3 基于PLL 结构的CDR 原理描述
• 2.3.4 接收器的时钟规范
• 2.4 小结
• 第三章 相位插值器的主流结构研究
• 3.1 相位插值器概述
• 3.1.1 相位插值
• 3.1.2 相位插值器应用
• 3.1.3 基于差分MCML 逻辑的相位插值器
• 3.1.4 基于电流整合的相位插值器
• 3.2 延时可控的相位插值器
• 3.2.1 相位插值器工作原理与建模
• 3.2.2 相位插值器电路实现结构
• 3.3 基于正交时钟产生的相位插值器
• 3.3.1 传统的正交时钟产生方案
• 3.3.2 相位插值-相位选择的正交时钟产生方案
• 3.3.3 基于正交时钟产生的相位插值器结构
• 3.4 精简型相位插值器
• 3.4.1 电路结构框图
• 3.4.2 精简型相位插值器
• 3.5 小结
• 第四章 基于PLL 结构CDR 中相位插值器的设计
• 4.1 相位插值器设计浅析
• 4.1.1 相位插值器线性编码方式
• 4.1.2 相位插值器可行优化设计
• 4.2 相位插值器的电路设计
• 4.2.1 相位插值器的原理结构
• 4.2.2 相位插值器的电路实现
• 4.2.3 相位插值器局部测试
• 4.3 相位插值器的电路仿真及验证
• 4.3.1 验证目标
• 4.3.2 验证方法
• 4.3.3 验证过程
• 4.3.4 验证结果
• 4.4 小结
• 第五章 相位插值器的版图实现
• 5.1 模拟电路版图设计技术
• 5.1.1 匹配设计
• 5.1.2 噪声
• 5.1.3 天线效应
• 5.1.4 闩锁效应
• 5.2 相位插值器的版图实现
• 5.2.1 高速的考虑
• 5.2.2 噪声的考虑
• 5.2.3 电源线和其它因素的考虑
• 5.2.4 版图实现
• 5.2.5 版图后仿真
• 5.3 版图设计经验总结
• 5.4 小结
• 第六章 结束语
• 6.1 回顾与总结
• 6.2 未来工作展望
• 致谢
• 参考文献
• 作者在学期间取得的学术成果