Garfield系统级功耗分析与管理

论文题目: Garfield系统级功耗分析与管理

论文类型: 硕士论文

论文专业: 微电子学与固体电子学

作者: 王家正

导师: 时龙兴

关键词: 系统芯片,低功耗,系统级,动态时钟管理,动态电压调整

文献来源: 东南大学

发表年度: 2005

论文摘要: 近年来,集成电路的性能、规模和复杂度都有了很大的提高,这使得采用系统芯片(SoC)的设计技术逐步取代以功能设计为主的传统设计方法,成为当今超大规模集成电路的发展趋势。随着系统芯片集成更多的功能并采用更先进的工艺,它所面临的高性能与低功耗的矛盾越来越突出。低功耗技术对提高VLSI的可靠性、降低封装成本及提高产品的市场竞争力都有着重要意义,功耗对电路的影响使它成为了集成电路设计中的第三维目标。在自顶向下的VLSI设计过程中,越高层次的设计技术能够达到低功耗的效果越好。本文课题的主要研究方向是系统级低功耗技术。文章首先分析了CMOS电路功耗的产生原因,综述了逻辑综合优化技术、RTL级和系统级低功耗设计方法,并讨论了基于门级仿真功耗估计平台的建立。其次,采用了一种根据各种应用环境动态配置时钟的SoC芯片低功耗管理策略,并在硬件上完成功耗管理(PMC)单元的设计。在操作系统中嵌入了功耗管理程序,采用基于Timeout算法的软件调度策略,预测处理器和模块的空闲状态,控制PMC单元切换工作模式,实现PMC提供的功耗管理功能。芯片实测时通过动态配置时钟频率,从Normal模式转换到Slow模式可以节省88%的功耗;从Normal模式进入Idle模式可以节省21.9%的功耗;从Slow模式进入Idle模式可以节省26.9%的功耗,在Sleep模式下,芯片仅消耗157uW的功耗。在Normal模式下关断MMA、LCDC模块,可以节省10.4%的功耗,而在Slow模式下可以节省12.0%的功耗。在其他工作情况可以根据实际工作需要,关断更多空闲模块节省更多功耗。最后,本文还对动态调整工作电压的低功耗技术进行了研究,其根据电路的实际需要,在不影响处理器性能的前提下动态调整工作电压。完成了动态调压部件中的鉴频器、数字滤波、过电流保护、零电流检测、零电压启动电路的设计,对相应部分进行电路调试和仿真,为动态调压的低功耗设计技术提供了硬件基础。

论文目录:

摘要

Abstract

第一章绪论

1.1 论文的背景

1.2 论文的主要工作和意义

1.3 论文的结构

第二章低功耗技术的概述

2.1 CMOS 电路功耗的产生原因

2.2 低功耗逻辑综合和优化

2.3 RTL 结构级低功耗设计

2.4 系统级低功耗设计

2.5 功耗分析和评估方法

第三章动态时钟管理技术

3.1 设计简介

3.2 功耗管理模块（PMC）的设计

3.3 PMC 的实现与软件功耗估计

3.4 低功耗管理方案

3.5 功耗实测结果

3.6 本章小节

第四章动态电压调整技术

4.1 动态电压调整技术（DVS）

4.2 降压型DC-DC 转换器

4.3 电压调度部件的设计

4.4 本章小节

结束语

致谢

参考文献

在校期间发表的论文清单

发布时间: 2007-06-11

参考文献

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