论文摘要
模拟数字转换电路（ADC）是VLSI数字信号处理系统中的重要模块,采样保持电路（S/H）是ADC中的关键单元电路。当ADC的精度达到12bit以上时,受时钟影响的孔径时间不确定性会引起采样点偏移,从而导致采样保持电路信噪比降低,直接影响采样保持电路的精度,进而影响整个ADC的性能。因此需要采用时钟稳定电路产生更精确的片上时钟以减小孔径时间不确定性。本文研究并设计了一种基于电荷泵锁相环的时钟稳定电路,该电路将应用于12bit精度,100MHz采样频率的流水线ADC中,为其提供100MHz,50%占空比的低抖动时钟信号。基于中芯国际0.18μm CMOS数模混合标准工艺,设计了鉴频鉴相器,电荷泵,低通滤波器,压控振荡器及分频器这几个重要子单元电路。与传统鉴频鉴相器存在“死区”相比,本设计所用的预充电鉴频鉴相器的“死区”完全消去;开关在源端的全差分电荷泵实现了充放电电流的很好匹配,误差小于1%,同时,困扰传统电荷泵的电荷共享,时钟馈通等效应在此电荷泵中也大大减小;设计的压控振荡器中心振荡频率为400MHz,在调节范围内,振荡器的线性度非常好。对完整的时钟稳定电路的仿真结果表明,电源电压1.8V,温度25℃,TT模型下,基于锁相环的时钟稳定电路的锁定时间为17μs。给输入加上均方根值为0.5ps的抖动,同时给压控振荡器的关键器件并联上相应的热噪声电流,仿真得到的输出信号边沿的抖动为0.3ps,满足12bit精度,100MHz采样频率的流水线ADC系统对时钟抖动不高于0.33ps的要求。电源电压为1.8V时,整体电路的功耗为13mW。然后,分别对电路在不同的工艺角模型,电源电压和温度条件下进行仿真,结果表明,在这些PVT（Process-Voltage-Temperature）条件下,电路均能正常工作。在重点考虑器件匹配性,电路对称性,保护敏感器件的条件下进行了整体电路的版图设计,整个基于锁相环的时钟稳定电路的版图面积为1200μm×480μm。本论文的研究结果表明设计的基于锁相环的时钟稳定电路在锁定时间,频率范围,输出时钟抖动和功耗方面皆具有较好的性能,满足12bit精度,100MHz采样频率的流水线ADC系统对时钟稳定电路提出的要求。