论文摘要
片内存储器是数字信号处理芯片的重要组成部分之一。高速低功耗片内存储器有利于优化DSP的性能和功耗,因此对存储器速度和功耗的设计成为DSP设计优化的重点。本文在深入研究存储器低功耗技术的基础上,分别在系统级和电路级对X型DSP的双存取存储器DARAM(Double Access RAM)进行低功耗设计和优化。首先将DARAM存储体分块、字线进行分割,以减少负载电容,降低功耗;其次,运用改进的字线脉冲技术,将片内时钟分段来减少灵敏放大器的放大时间以降低功耗;然后,采用两级静态译码方式来降低驱动字线的负载和功耗。基于以上设计思想,本文采用全定制的设计方法,在0.25μmCMOS工艺下设计了一款8K字的DARAM,工作频率为100MHz。完成了逻辑设计和验证,并在此基础上进行了版图设计和模拟验证。在典型情况下对版图进行模拟,数据读取时间为696.35ps,在2.5V电压条件下平均功耗为65.32mW。经投片测试,采用该DARAM的DSP工作稳定,性能和功耗均达到设计要求。本课题的另一个研究工作是X型DSP高速缓冲存储器(Cache)的设计和优化。为了提高Cache效率,本文首先采用一种奇偶组合的方法对存储体单元进行排序,以减少地址线数目加快存储器响应速度;其次,运用一种基于堆栈的替换算法,以提高它的性能;然后采用CAM结构的存储单元,以提高它的效率。论文在深刻理解Cache体系结构基础上,完成了从电路设计、版图设计到模拟测试的完整流程。版图模拟结果表明它的平均功耗为0.054mW,工作频率为100MHz。经投片测试,采用该Cache的DSP工作稳定,性能和功耗完全满足设计要求。
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摘要ABSTRACT第一章 绪论1.1 课题背景1.2 存储器概述1.3 相关研究1.3.1 低功耗技术相关研究1.3.2 高性能存储器设计优化技术相关研究1.4 本文主要工作1.5 论文组织结构第二章 低功耗DARAM结构及电路设计2.1 存储器的总体结构及其功耗分析2.1.1 存储器总体结构2.1.2 存储器低功耗技术分析2.2 低功耗DARAM整体结构2.3 DARAM时序2.4 存储单元设计2.5 译码电路设计2.5.1 地址译码器概述2.5.2 译码逻辑设计2.6 灵敏放大器电路设计2.6.1 灵敏放大器概述2.6.2 灵敏放大器逻辑设计2.7 读写电路设计2.8 本章小结第三章 Cache结构及电路设计3.1 Cache整体结构3.2 基于堆栈方式的替换策略3.2.1 替换算法概述3.2.2 堆栈算法设计实现3.3 CAM存储单元设计3.4 译码电路设计3.5 本章小结第四章 低功耗DARAM版图设计4.1 DARAM版图布局规划4.2 DARAM版图单元设计4.2.1 存储单元版图设计4.2.2 译码器版图设计4.2.3 读写通路版图设计4.3 DARAM版图模拟4.4 本章小结第五章 Cache版图设计5.1 Cache版图布局5.2 Cache版图单元设计5.2.1 译码电路版图设计5.2.2 CAM单元版图设计5.2.3 堆栈策略的版图实现5.3 Cache版图模拟5.4 本章小结第六章 结束语6.1 全文工作总结6.2 工作展望致谢参考文献作者在学期间取得的学术成果
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