DSP芯片中的锁相环研究与设计

论文摘要

随着集成电路设计工艺水平的不断提高,高性能、低成本已成为SOC芯片设计的主要挑战,作为片上时钟发生器锁相环的设计变得非常关键。电荷泵锁相环具有易于集成、低功耗、低抖动、频率牵引范围大和静态相位误差小等优点,成为了当前数字锁相环产品的主流。本文设计了一款面向16位定点DSP芯片的三阶电荷泵锁相环。文章在深入分析电荷泵锁相环设计理论的基础上,根据DSP芯片对锁相环的具体应用要求,确定了锁相环的总体电路结构和各项性能参数。然后将各项参数指标分到各个模块上,进行单元电路的设计。在单元电路的设计时,论文重点讨论并解决了下述问题:1)鉴频鉴相器的优化设计,在降低死区的同时,有效地增加鉴相带宽;2)采用开关在源极的新型电荷泵结构,在消除电荷共享效应的同时,具有开关加速的功能以及很高的电流匹配精度;3)使用二阶无源RC环路滤波器降低了输出纹波,并对滤波器参数进行了优化设计;4)压控振荡器采用四级延迟单元的环形振荡器,每级采用RS触发结构来产生差分输出信号,在有效降低静态功耗的同时,具有较好的抗噪声能力;5)采用全定制设计的可编程分频器,在尽可能的减少设计单元的同时,实现对输出不同频率的调节要求。所设计的电荷泵锁相环采用SMIC 0.35μm CMOS工艺实现,5V电源供电,其面积为502μm×496μm。仿真结果表明,锁相环的频率捕获范围为2MHz～60MHz,在VCO输出频率为20MHz时,环路的锁定时间为12.7μs,抖动的峰峰值小于512ps,功耗为6.2mW,能完全满足DSP芯片时钟系统的要求。最后,为了DSP系统仿真的需要,论文还对所设计的电荷泵锁相环建立了Verilog功能模型,并对今后下一步工作中建立锁相环IP核,实现锁相环的可复用性作了展望。

论文目录

• 摘要
• Abstract
• 第一章 绪论
• 1.1 课题研究背景和意义
• 1.2 锁相环研究现状及一般方法
• 1.3 论文的主要工作和创新点
• 1.4 论文的结构
• 第二章 锁相环的设计理论
• 2.1 基本锁相环的工作原理
• 2.2 电荷泵锁相环的组成
• 2.3 电荷泵锁相环的线性模型
• 2.4 电荷泵锁相环的稳定性及噪声分析
• 2.5 锁相环的主要性能参数
• 2.6 小结
• 第三章 电荷泵锁相环的电路设计实现
• 3.1 电荷泵锁相环的整体设计
• 3.1.1 时钟发生器的工作模式
• 3.1.2 电路总体结构和参数的确定
• 3.2 鉴频鉴相器的设计
• 3.2.1 设计时的综合考虑
• 3.2.2 鉴频鉴相器的电路实现
• 3.2.3 鉴频鉴相器的仿真分析
• 3.3 电荷泵的设计
• 3.3.1 基本的电荷泵结构及其非理想效应
• 3.3.2 开关在源极的电荷泵设计
• 3.3.3 电荷泵的仿真分析
• 3.4 环路滤波器的设计
• 3.4.1 环路滤波器的参数优化
• 3.4.2 电容电阻的工艺实现
• 3.5 压控振荡器的设计
• 3.5.1 压控振荡器的整体结构
• 3.5.2 延迟单元的设计
• 3.5.3 压控振荡器的仿真分析
• 3.6 分频器的设计
• 3.6.1 分频器的种类
• 3.6.2 可编程分频器设计实现
• 3.6.3 分频器的仿真分析
• 3.7 小结
• 第四章 锁相环整体仿真与版图设计
• 4.1 整体仿真分析
• 4.1.1 性能参数仿真
• 4.1.2 温度仿真
• 4.1.3 电源电压仿真
• 4.2 版图设计
• 4.2.1 版图设计流程
• 4.2.2 版图设计考虑
• 4.2.3 版图设计实现
• 4.3 小结
• 第五章 锁相环的Verilog功能模型
• 5.1 Verilog 概述
• 5.2 锁相环的 Verilog 设计实现
• 5.3 功能验证
• 5.4 小结
• 第六章 结束语
• 致谢
• 参考文献
• 附录：作者在攻读硕士学位期间发表的论文