论文题目: 系统级芯片的测试与可测性设计研究
论文类型: 硕士论文
论文专业: 电工理论与新技术
作者: 徐卫林
导师: 何怡刚,谢宏
关键词: 系统级芯片,可测性设计,扫描测试,内建自测试,静态电流测试,神经网络,广义互测试
文献来源: 湖南大学
发表年度: 2005
论文摘要: 随着微电子技术的飞速发展,集成电路与系统的日益复杂,传统的测试模型和测试方法显得难以胜任,测试开销急遽增加。测试人员根据已经设计好的系统来制定测试方案的传统方法已经不能适应实际测试的要求。基于以上考虑,本文从如何有效提高测试性能、减轻对自动测试设备（ATE）的依赖和要求以及系统级芯片的可测性这一角度来研究模数混合信号系统芯片的测试。 首先,研究了系统级芯片的诊断策略和测试点的优选,研究了PODEM算法和SCOAP测度,并通过实例研究了可控制性参数值提高的方法,同时还讨论了数模混合信号系统的高层次建模问题,将混合信号系统进行高层次可测性综合是解决系统级芯片测试问题的发展方向。进而,本文重点研究了可测性设计的一般方法,包括针对数字系统以及模拟数字混合系统的扫描测试、内建自测试的实现方法和IDDQ测试的原理和实现等。将扫描测试进行可测性综合的优点是不仅可以进行器件的功能测试,还可以进行互连测试和板级的器件存在性测试。本文还在同一芯片内部用FPGA实现了内建自测试的测试向量发生器、被测内核和特征分析器,ModeiSim和VeriLogger Pro软件仿真结果表明了该方法的正确有效和快速性。它是解决系统级芯片的嵌入式内核测试的一种有效方法。本文研究了IDDQ测试的原理和实现步骤,以及随着电路特征（线宽）的收缩,IDDQ测试的有效性降低的改善方法。本文最后还提出了一种新的基于广义互测试（GMTC）和神经网络（ANN）相结合的诊断方法,该方法是针对大规模集成电路的模块级故障诊断。MATLAB与ORCAD软件诊断实践表明了该方法的有效性,它加快了诊断的速度,而且可以根据需要定位到更小的模块,即反复运用本方法,直至晶体管级。最后还介绍了SOC诊断策略和智能集成电路及PCB测试仪器的软硬件设计。总之,低测试代价和高故障覆盖率的混合信号芯片的可测性设计方法将是系统级芯片进一步发展的要求和保障。
论文目录:
摘要
Abstract
第1章 系统级芯片测试概述
1.1 问题的提出
1.2 混合信号系统故障诊断的现状
1.3 本文主要内容
第2章 系统级芯片的可测性分析及其系统建模
2.1 测试点的优选和诊断策略
2.2 测试算法和可测性
2.2.1 PODEM算法与SCOAP测度
2.2.2 可测性提高的实例分析
2.3 混合信号系统建模与故障仿真
2.3.1 故障模型及其仿真类型
2.3.2 混合信号高层次建模与可测试性综合
2.4 小结
第3章 可测性设计方法
3.1 可测性设计(DFT)
3.2 扫描方法
3.2.1 边界扫描测试总线标准
3.2.2 混合信号边界扫描测试的实现
3.3 内置自测试方法(BIST)
3.3.1 BIST的测试原理
3.3.2 BIST的集成以及和BSCAN连接
3.3.3 BIST的FPGA实现的软硬件设计
3.4 I_(DDQ)测试
3.4.1 I_(DDQ)测试的原理与方法
3.4.2 I_(DDQ)测试的有效性及其改善
3.5 小结
第4章 神经网络与广义互测试方法研究
4.1 人工神经网络概述
4.2 反向传播网络(Back-Propagation Network，BP网络)
4.2.1 BP网络的结构和模型算法
4.2.2 BP网络在故障检测中的应用
4.3 广义互测试方法(GMTC)
4.4 神经网络方法和广义互测试方法的结合
4.5 小结
第5章 SoC测试标准及集成电路测试仪的研制
5.1 SoC测试策略与工业标准
5.1.1 SoC测试策略
5.1.2 SoC测试的工业标准
5.2 集成电路测试仪的软硬件设计
5.3 小结
结论
参考文献
致谢
附录A(攻读学位期间所发表的学术论文目录)
附录B(硕士研究生期间所参加的科研项目)
附录C(BIST的FPGA实现源代码和测试程序)
发布时间: 2005-09-27
参考文献
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