论文摘要
随着集成电路设计方法学的发展,ASIC芯片设计水平得到了很大程度的提高,ASIC设计进入了以超深亚微米工艺为支撑的SoC时代。然而,超深亚微米工艺的引入以及系统芯片所具有的规模大、复杂度高、系统时钟频率快等特点,对传统的集成电路设计方法提出了严峻的挑战。采用传统的展平式(flat)版图设计方式来设计SoC芯片会导致工具处理能力严重不足、运行时间非常长,因此flat设计方式已经难以适用于系统芯片的设计,从而业界开发出了层次化(hierarchical)设计方式的版图设计方法。本文介绍了基于层次化设计方法的ASIC芯片后端设计流程。深入研究了布局规划、电源网络分配、时钟树综合、详细布线以及物理验证等后端设计关键技术。在这些技术基础上,结合SMIC的0.13μm工艺及Cadence公司的SoC Encounter自动布局布线工具,完成了一款500多万门的雷达芯片的后端设计。芯片的主要指标:(1)内部处理速度:250 MHz,I/O:125 MHz;(2)核心电压:1.2 V,I/O电压:3.3 V;(3)驱动电流:12mA;(4)规模:约515万门;(5)面积:约8mm×8mm;(6)平均功耗:3.5W(typical)。其层次化后端设计工作主要包括:布局规划、电源网络分配、硅虚拟原型设计、设计划分、子模块设计、顶层模块设计、设计合并及物理验证等。
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摘要ABSTRACT第一章 绪论1.1 研究背景1.2 课题来源与意义1.3 论文主要工作及组织结构第二章 雷达芯片设计2.1 ASIC芯片设计2.1.1 全定制IC设计2.1.2 半定制IC设计2.1.3 基于标准单元的ASIC设计2.1.4 ASIC设计面临的挑战2.2 ASIC芯片后端设计流程2.3 雷达芯片后端设计2.3.1 雷达芯片的设计方法2.3.2 雷达芯片的后端设计第三章 雷达芯片的布局规划3.1 宏单元布局3.2 I/O引脚布局3.3 电源网络分配设计3.3.1 电源网络设计的影响因素3.3.2 电源分配网络设计3.3.3 雷达芯片电源网络分配3.4 雷达芯片的布局规划3.4.1 雷达芯片的内部结构3.4.2 雷达芯片布局规划3.5 硅虚拟原型设计3.6 小结第四章 层次化设计4.1 雷达芯片设计划分4.1.1 子模块的指定4.1.2 电源网络设计4.1.3 布局及优化4.1.4 时序预算及设计划分4.2 子模块设计4.2.1 子模块设计输入4.2.2 子模块布局及优化4.2.3 子模块时钟树综合4.2.4 子模块详细布线及优化4.2.5 子模块版图文件生成4.3 顶层设计4.3.1 顶层设计输入4.3.2 顶层时钟树综合4.3.3 设计文件输出4.4 设计合并及签付第五章 版图验证5.1 设计规则检查5.2 版图与电路图对比第六章 总结致谢参考文献攻硕期间取得的研究成果
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标签：超深亚微米论文; 层次化设计论文; 布局规划论文;
