SoC测试数据压缩方法的研究

论文摘要

SoC芯片的出现是集成电路领域的一场革命，极大的推动了电子产业的发展。在工业、通信、医疗、军事、航天等诸多领域，一个微不足道的芯片故障，带来的损失也可能是无法估量的，因而，测试问题受到越来越多研究学者的关注。随着芯片的集成度和复杂性迅速提高，测试所需要的测试数据也随之增加，而传统自动测试设备的存储量、工作频率以及带宽却非常有限，这使得SoC测试面临着测试时间过长、测试成本急剧增加等诸多方面问题。虽然这些问题可以通过更换高端的测试设备来解决，但这将导致测试成本的增加。测试数据压缩可以很好的解决以上的问题，本文正是对SoC测试数据压缩方法进行了研究。本文介绍了SoC测试的相关理论，综述了SoC自测试与数据压缩技术。首先阐明了SoC自测试的两个主流方法：内建自测试和外建自测试，然后详细描述了基于编码的数据压缩方法，说明了经典编码方法，编码原理和特点。为了提高测试数据的压缩率，本文提出了一种新的测试数据压缩和解压缩的方案：位差游程编码。该方案考虑了相邻游程间的位差关系，有效的解决了传统编码存在孤立性的问题。除了像传统的变长-变长的编码方案使用较短的代码字来表示长游程外，还利用了代码字之间的相关性，即用游程差来减少编码长度。对于相邻的游程来说可分三种情况编码：若后一游程长度小于前一游程长度，则后一游程长度采用原游程码进行编码；若后一游程长度等于前一游程长度，那么用一个两位二进制数来代替后一游程长度，即用码字01来表示；若后一游程长度大于前一游程长度，那么整个后一游程长度用位差编码表示。采用ISCAS89标准电路中几个规模较大的时序电路进行实验，结果表明本方案可以获得较好的压缩率。为了进一步验证本方案的性能，将本方案与传统游程编码方案相比，平均值压缩率也有了明显的改善，比Golomb码提高了7.72%，比FDR码提高2.21%。另外，本方案的电路简单，硬件开销小，所以有很好的可行性和应用前景。

论文目录

• 摘要
• ABSTRACT
• 致谢
• 第一章 绪论
• 1.1 SoC 简介
• 1.1.1 相关背景
• 1.1.2 SoC 构成及优势
• 1.2 SoC 面临的挑战和研究意义
• 1.2.1 SoC 面临的挑战
• 1.2.2 研究的意义
• 1.3 国内外研究现状
• 1.4 论文的研究内容及章节安排
• 第二章 SoC 测试技术
• 2.1 SoC 测试
• 2.1.1 测试原理
• 2.1.2 基于 IP 核的 SoC 测试
• 2.2 故障建模及测试生成
• 2.2.1 故障模型
• 2.2.2 故障模拟
• 2.2.3 测试生成
• 2.3 本章小结
• 第三章 自测试与数据压缩
• 3.1 自测试
• 3.1.1 内建自测试
• 3.1.2 外建自测试
• 3.2 编码数据压缩
• 3.2.1 定长-定长编码
• 3.2.2 定长-变长编码
• 3.2.3 变长-定长编码
• 3.2.4 变长-变长编码
• 3.3 本章小结
• 第四章 基于位差码的测试数据压缩方案
• 4.1 传统编码
• 4.1.1 Golomb 编码
• 4.1.2 FDR 编码
• 4.1.3 交替与连续码
• 4.2 位差游程编码
• 4.2.1 编码原理
• 4.2.2 编码示例
• 4.2.3 位差游程解码
• 4.2.4 实验结果
• 4.3 本章小结
• 第五章 总结与展望
• 5.1 总结
• 5.2 展望
• 参考文献
• 附录
• 附录一：攻读硕士学位期间发表的论文
• 附录二：攻读硕士学位期间参与的科研项目