论文题目: SoC中高性能SRAM电路设计与优化
论文类型: 硕士论文
论文专业: 电路与系统
作者: 薛骏
导师: 时龙兴
关键词: 性能模型,低电压位线摆幅,地址转换侦测
文献来源: 东南大学
发表年度: 2005
论文摘要: 当前SoC系统中为了提高系统性能都会内嵌各种存储器,尤其是静态存储器(SRAM)电路由于兼容标准的CMOS工艺成为嵌入式存储器的首选。这些存储单元不论是在芯片面积还是功耗上都占有非常大的比重,所以它们的性能决定了整个嵌入式系统的性能。由此可见,在SoC系统中设计一块高性能的SRAM电路是至关重要的。SoC系统要求SRAM电路有较低的功耗、较快的访问速度和较小的芯片面积,不过通过分析可以知道在提高电路的一个方面性能的同时会降低另一方面的性能,所以必须针对系统的要求评估各个性能参数的变化趋势,从而得到最优化的设计方案。本文从分析SRAM电路的结构入手,详细分析了SRAM电路各个子电路的工作状态,并采用电路分析和仿真的方法建立了电路的功耗、访问速度和芯片面积模型。然后将该模型应用于ARM720T内核的SRAM电路设计中,提出了最优化的电路设计方案。最后采用该模型设计了Cache电路中容量为8KB的SRAM电路。本文还对8KB SRAM电路做了结构上的优化,采用了两种电路改进的方法来改进电路的性能:低电压位线摆幅技术和地址转换侦测技术。低电压位线摆幅技术的实现通过改进预充电电路的结构,降低列未选中单元的位线摆幅,从而降低读写功耗。地址转换侦测技术改进了译码电路的结构,引入了地址转换侦测脉冲信号,减少了字线选通的时间,从而降低列选中单元的位线摆幅。8KB SRAM电路采用全定制设计方式实现,通过了Chart 0.25um工艺和SMIC 0.18um工艺下的前端原理图仿真和后端版图仿真,在Chart 0.25um工艺下芯片面积为1.92mm2,访问时间为1.8ns,读功耗为16.4mW,写功耗为13.3mW。SMIC 0.18工艺下芯片面积为1.38mm2,访问时间为1.7ns,读功耗为7.5mW,写功耗为6.25mW,所有性能参数都符合了设计要求。通过本文对于SRAM电路各个性能参数模型的分析发现,对于容量固定的SRAM电路,子存储阵列的划分和子存储单元的行列值划分对于电路性能的影响很大。子存储阵列划分太多,芯片面积会很大,而划分太少则功耗和访问时间就比较大,所以选取合适的电路译码方案非常重要。另外通过低位线摆幅技术改进电路以后,读写功耗降低了30%左右,而采用地址转换侦测技术主要改进了读操作的功耗,降低了40%左右的读功耗,两种技术都大大改进了SRAM电路的性能。
论文目录:
摘要
Abstract
第一章 绪论
1.1 问题的提出
1.2 论文的工作
1.3 论文的结构
第二章 SRAM 存储电路结构和功能
2.1 SRAM 存储电路基本结构
2.2 SRAM 存储电路主要组成电路功能
2.2.1 译码电路
2.2.2 存储单元
2.2.3 灵敏度放大器
2.2.4 预充电电路
第三章 SRAM 电路的性能评估
3.1 SRAM 电路性能评估参数
3.2 SRAM 电路功耗的评估
3.2.1 常用的功耗评估方法
3.2.1.1 基于分析的功耗模型
3.2.1.2 基于电路仿真的功耗模型
3.2.1.3 电路分析和仿真结合的功耗模型
3.2.2 基于分析和仿真模型下的功耗计算
3.2.2.1 译码电路的功耗计算
3.2.2.2 位线的功耗计算
3.2.2.3 灵敏度放大器和输入输出电路的功耗计算
3.3 SRAM 电路访问时间的评估
3.4 SRAM 电路芯片面积的评估
3.5 SRAM 性能评估模型的验证
3.5.1 模型的检验与修正流程
3.5.2 功耗模型的验证
3.5.3 访问时间模型的验证
3.5.4 面积模型的验证
3.6 模型在电路设计中的应用
3.7 本章小结
第四章 ARM720T 中SRAM 电路设计
4.1 SRAM 电路设计方案
4.2 译码电路的设计
4.2.1 行译码电路
4.2.2 列译码电路
4.3 读控制电路的设计
4.4 写控制电路的设计
第五章 SRAM 电路的性能改进方法
5.1 低位线摆幅的低功耗SRAM 设计
5.1.1 预充电电路设计
5.1.2 位线功耗分析
5.1.3 静态噪声容限（SNM）分析
5.1.4 实验结果
5.2 地址转换侦测（ATD）技术下的低功耗SRAM 设计
5.2.1 ATD 技术对写功耗的影响
5.2.2 采用ATD 技术的电路设计
5.2.3 实验结果
5.3 不同工艺对电路性能的影响
5.4 本章小结
总结和展望
总结
展望
致谢
参考文献
研究生期间论文发表
发布时间: 2007-06-11
参考文献
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