高性能射频模块控制逻辑设计与实现

论文摘要

射频模块作为各类射频测试仪表的重要组成部分,除了满足收发信机的大动态范围、高精度等指标,同时要实现其与仪表中主控处理器和基带部分的联接,这对射频模块的整体控制逻辑的设计与实现提出了很高的要求。另一方面,射频模块几乎决定了射频测试仪表的整机性能和成本,因此,开发具有自主知识产权的射频模块,对于提高国产射频测试仪表的社会影响和市场地位有重要作用。作者参与了由工业和信息产业部电子信息产业发展基金资助的“宽带无线接入平台中高性能射频模块的开发”项目,并负责其中控制逻辑的开发。控制逻辑基于FPGA平台,提供对射频模块底层硬件的整体控制,并通过PCI接口将射频模块与主控处理器联接起来,实现中上层软件与射频模块的用户接口。作者的工作涵盖了芯片选型、设计方案制定、编码、仿真、调试到性能分析与设计优化等完整开发流程。以下是本文的主要内容：首先阐述了射频模块控制逻辑的课题背景及意义,在简要描述射频硬件系统结构的基础上,介绍了控制逻辑的总体设计框架。其次,详细设计并实现了控制逻辑各个单元模块,重点分析了射频链路的功率控制与系统的存储控制模块设计,并给出了DMA与DDR2间的通信接口设计。再次,对关键模块进行芯片资源与时序的性能分析,基于Modelsim验证了控制逻辑系统,并将设计结果文件下载到FPGA中进行了调试,测试结果表明本设计的性能达到技术指标要求。文章最后进行总结,展望了对高性能射频模块数字逻辑控制芯片FPGA原型的设计改善,对设计中的欠缺与不足,提出相应的改进意见。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 选题背景及意义
• 1.2 论文工作
• 1.3 论文的结构和内容
• 第二章 高性能射频模块控制逻辑的总体设计
• 2.1 射频硬件系统介绍
• 2.1.1 仪表中的射频模块
• 2.1.2 射频模块数字控制板介绍
• 2.2 控制逻辑总体方案选择
• 2.2.1 控制逻辑总体框架
• 2.2.2 模块层级划分
• 2.2.3 控制逻辑核心芯片介绍
• 2.2.4 时钟方案选择
• 2.2.5 驱动接口模式选择
• 2.2.6 模块的控制接口设计
• 2.3 本章小结
• 第三章 控制系统的主要模块设计及实现
• 3.1 控制逻辑模块化框图
• 3.2 时钟/复位控制模块
• 3.2.1 时钟分布
• 3.2.2 时钟与复位模块
• 3.3 检波控制模块
• 3.3.1 芯片介绍
• 3.3.2 接口设计
• 3.4 FLASH接口模块
• 3.4.1 芯片介绍
• 3.4.2 接口设计
• 3.5 数字电位计控制模块
• 3.5.1 芯片介绍
• 3.5.2 接口设计
• 3.6 频综芯片控制模块
• 3.6.1 芯片介绍
• 3.6.2 接口设计
• 3.7 射频通路板控制接口模块
• 3.8 发射链路自动开关模块
• 3.9 发射与接收链路功率补偿控制设计与实现
• 3.9.1 功率补偿原理
• 3.9.2 发射功率补偿
• 3.9.3 接收功率补偿
• 3.9.4 校准算法状态机设计
• 3.10 本章小结
• 第四章 基于DDR2的数据存储控制系统的设计与实现
• 4.1 存储控制模块简介
• 4.2 DDR2 SDRAM存储器原理
• 4.2.1 DDR2 SDRAM的优势与特点
• 4.2.2 DDR2芯片介绍
• 4.2.3 DDR2 SDRAM命令
• 4.2.4 DDR2 SDRAM状态图
• 4.3 控制器FPGA实现
• 4.3.1 DDR2 SDRAM控制器的总体框架图
• 4.3.2 DDR2 SDRAM控制器物理层及其时序
• 4.3.3 控制器设计和集成
• 4.3.4 DDR2控制器各模块功能介绍
• 4.3.5 DDR2用户前端程序设计
• 4.4 DMA-DDR2 SDRAM-数据链路间的通信
• 4.4.1 系统框图
• 4.4.2 DMA-DDR2接口声明
• 4.4.3 数据传输流程
• 4.4.4 乒乓操作
• 4.4.5 地址断点处理
• 4.5 本章小结
• 第五章 性能分析与实际测试
• 5.1 系统性能分析
• 5.1.1 资源分析
• 5.1.2 时序分析
• 5.2 验证方案
• 5.2.1 仿真方案
• 5.2.2 实际测试方案
• 5.3 单元级验证及设计优化
• 5.3.1 FLASH接口模块
• 5.3.2 数字电位计控制模块
• 5.3.3 频综芯片控制模块
• 5.4 FPGA下载在线测试
• 5.4.1 DDR2 SDRAM性能测试
• 5.4.2 DMA与DDR2间的速度测试
• 5.4.3 DMA与DDR2间的通信测试及问题解决
• 5.5 本章小结
• 第六章 总结与展望
• 参考文献
• 致谢
• 攻读硕士研究生期间发表论文