系统芯片中片上总线结构的性能评价研究

论文摘要

应用需求的增长和系统芯片集成度的不断提高,对系统芯片片上互连结构提出了更高的要求。总线结构作为片上互连的主要方式,其实现目标主要包括高性能、低功耗以及低硬件开销。性能是衡量片上总线结构优劣的重要指标,因而片上总线结构的性能评价是一项非常重要和有意义的工作。本论文的主要工作即着重于系统芯片中片上总线结构的性能评价研究,包括总线结构的建模、系统仿真环境的建立以及性能评价的方法。针对系统芯片中所采用的片上总线结构特征,本文采取了基于总线排队模型和系统仿真模型相结合进行性能评价的技术路线。不同于以往基于简单的经典排队模型的总线性能评价研究,本文面向实际系统建立了更加精确的排队模型,在提高模型精确性的同时保持了排队模型分析的抽象性。本文还建立了片上系统仿真环境,提出了基于高级语言C++以及基于ISS模拟器——ARMulator的总线性能分析技术,可作为排队模型分析的有益补充。相比于类似的研究,基于ARMulator的性能分析具有简单易用、仿真速度快、精度高等优点,同时硬件模型的建立允许直接运行软件程序进行系统级性能分析。针对多个实际问题的实验结果表明,本文所建立的排队模型和系统仿真模型是正确的,基于排队模型和系统仿真模型的分析能够实现对系统芯片中片上总线结构性能的定量和定性分析,为系统设计人员提供了有价值的参考依据。通过排队模型分析和基于高层仿真模型分析的结合,本文采用循序渐进的方法分析了系统设计过程中面临的多个性能评价问题。首先对片上系统中类似LCD控制器这类的实时性主设备总线缓冲大小进行估计,得出在一定的系统应用背景下主设备在总线接口中缓冲的合适容量。基于高层仿真模型分析得到的结果同实际电路仿真得到的结果之差小于1%,基于排队模型的分析结果同仿真分析亦十分接近;然后分析片上总线结构中另一个重要的方面——仲裁算法,通过排队分析方法快速地进行了不同仲裁算法的性能对比,还计算了不同仲裁条件下的缓冲容量,结论显示采用轮转优先级仲裁算法时,系统性能相对最好;最后将研究内容扩展到片上总线结构的整体性能研究,包括对3种不同集成方式下的DMA传输效能进行了定量分析以及给出单、双层总线结构在性能上的比较。对DMA传输效能的分析结果表明采用DMA专用外设总线,可在付出不大的硬件开销的前提下获得明显的性能提升,且要使得DMA传输效率与系统性能获得较好的折中,DMA的单位传输个数应该有合理的取值,同时实验分析还再一次证明了采用轮转优先级算法的优越性。在双层总线结构同单层总线结构的性能对比中,实验结果表明系统中各个主设备的平均等待时间可以降低50%以上,且排队分析同仿真分析得到的趋势是一致的。通过上述的研究,结果表明本文提出的基于总线排队模型和系统仿真模型相结合的性能评价手段是有效的。本文首先提出针对系统芯片中片上总线结构的排队建模方法,并建立了基于C++和指令级仿真器的系统高层仿真模型;然后利用排队模型和仿真模型分别分析了总线缓冲、仲裁性能、DMA集成和双层总线结构等性能评价问题;最后,对整篇论文的研究内容进行了总结,并指出本课题进一步发展的方向。

论文目录

• 摘要
• Abstract
• 第一章 绪论
• 1.1 课题的研究背景
• 1.2 SoC 的结构设计
• 1.2.1 SoC 设计流程中的结构设计问题
• 1.2.2 SoC 片上通信结构
• 1.2.2.1 片上总线通信结构
• 1.2.2.2 片上网络通信结构
• 1.2.3 结构设计中的系统级分析
• 1.3 论文的主要工作和创新点
• 1.3.1 论文的主要工作
• 1.3.2 论文的创新点
• 1.3.3 论文的结构
• 第二章 SoC 片上总线结构相关研究综述
• 2.1 SoC 片上总线通信结构研究
• 2.1.1 基于片上总线的SoC 结构
• 2.1.1.1 基于接口形式的划分
• 2.1.1.2 基于传输方式的划分
• 2.1.1.3 基于通信结构的划分
• 2.1.2 片上总线结构中的仲裁
• 2.1.2.1 常用仲裁算法
• 2.1.2.2 特殊仲裁算法
• 2.1.3 片上总线结构的性能特征及评价
• 2.1.3.1 性能的特征参数
• 2.1.3.2 性能评估
• 2.1.4 片上总线结构的功耗
• 2.1.4.1 降低总线功耗的方法
• 2.1.4.2 功耗评估
• 2.1.5 片上总线的测试
• 2.2 主流的片上总线结构标准
• 2.2.1 AMBA 总线
• 2.2.2 Avalon 总线
• 2.2.3 CoreConnect 总线
• 2.2.4 CoreFrame 总线
• 2.2.5 OCP 总线
• 2.2.6 Wishbone 总线
• 2.2.7 IPBus 总线
• 2.2.8 IP Interface 总线
• 2.2.9 PI-Bus 总线
• 2.2.10 VCI 总线
• 2.2.11 MARBLE 总线
• 2.2.12 比较
• 2.3 本章小结
• 第三章 片上总线结构的排队分析模型
• 3.1 排队理论基础
• 3.1.1 排队模型
• 3.1.1.1 排队系统的组成和特征
• 3.1.1.2 排队系统的到达和服务
• 3.1.1.3 排队系统的符号表示
• 3.1.2 排队网络模型
• 3.1.2.1 开环排队网络
• 3.1.2.2 闭环排队网络
• 3.2 片上总线结构的排队建模
• 3.2.1 片上总线结构的特征及其排队模型
• 3.2.1.1 到达和服务
• 3.2.1.2 总线结构的特征
• 3.2.2 片上总线结构的排队网络模型
• 3.2.2.1 基于开环排队模型
• 3.2.2.2 基于闭环排队模型
• 3.2.3 片上总线排队网络模型的分析
• 3.2.3.1 数学分析
• 3.2.3.2 基于模拟的方法
• 3.3 本章小结
• 第四章 片上总线结构的高层仿真模型
• 4.1 基于C++的总线缓冲高层模型
• 4.1.1 系统抽象
• 4.1.2 仿真模型
• 4.1.3 仿真策略
• 4.1.4 参数获取
• 4.1.5 模型的正确性分析
• 4.2 基于ARMulator 的高层仿真模型
• 4.2.1 基于ARMulator 建模的优势
• 4.2.2 基于ARMulator 的建模实例
• 4.2.2.1 ARM 核心的接口
• 4.2.2.2 AMBA AHB 总线结构的建模
• 4.2.2.3 主设备的建模
• 4.2.2.4 从设备的建模
• 4.2.3 ARMulator 模型的准确性分析
• 4.3 本章小结
• 第五章 系统芯片中片上总线结构的性能评价
• 5.1 实时主设备的缓冲容量估计
• 5.1.1 缓冲的排队模型
• 5.1.2 缓冲的容量估计
• 5.1.3 缓冲容量计算实例
• 5.1.4 结论分析
• 5.2 片上总线结构中仲裁的性能分析与优化
• 5.2.1 固定优先级仲裁算法
• 5.2.2 仲裁算法的改进
• 5.2.2.1 轮转优先级仲裁算法
• 5.2.2.2 彩票仲裁算法
• 5.2.2.3 性能分析对比
• 5.2.3 仲裁算法对缓冲容量的影响
• 5.3 片上总线结构的性能分析
• 5.3.1 DMA 系统结构的性能分析
• 5.3.1.1 DMA 的系统结构问题
• 5.3.1.2 DMA 系统结构的排队建模
• 5.3.1.3 基于ARMulator 的DMA 系统结构仿真模型
• 5.3.1.4 DMA 系统结构的性能分析及对比
• 5.3.2 双层总线结构的性能分析
• 5.3.2.1 双层总线结构
• 5.3.2.2 双层总线结构的排队建模
• 5.3.2.3 基于ARMulator 的仿真模型
• 5.3.2.4 双层总线结构的性能分析
• 5.4 本章小结
• 第六章 总结与展望
• 参考文献
• 致谢
• 博士阶段获得的研究成果