CMOS集成电路ESD研究

论文摘要

随着现代集成电路的发展,工艺特征尺寸越来越小,氧化层越来越薄,集成电路抗静电能力也越来越差。对于深亚微米工艺集成电路来说,静电的损害更加严重,所以必须在设计芯片时加入适当的静电放电（ElectrostaticDischarge- ESD）保护电路以减少静电放电对芯片内部的损伤。本文综合研究了当前体硅CMOS工艺条件下ESD电路原理分析与设计、ESD测试方法、版图实现等,利用在香港兴华半导体工业有限公司实习的机会,利用其1.2微米标准CMOS P阱工艺,设计了四套方案改进其ESD保护,采用MPW流片,进行实验验证工作。流片、封装后,利用香港科学园SPAD中心（Semiconductor Product Analysis and Design Enhancement Center）Thermo KeyTek ZAPMASTER MK2 ESD &Latch-up Test System静电测试仪进行抗静电测试,经测试四套方案均达到预期效果。通过流片比较了不同ESD保护结构在相同工艺下的差异,找到了适合此工艺条件的ESD保护结构,并利用信息产业部电子第五研究所研究分析中心的TLP （Transmission Line Pulse）测试系统进行测试分析。

论文目录

• 摘要
• ABSTRACT
• 第一章 引言
• 1.1 日常生活中的ESD现象
• 1.2 ESD效应对CMOS集成电路的影响及防护措施
• 第二章 静电放电模式
• 2.1 人体放电模式（HUMAN-BODY MODEL，HBM）
• 2.2 机器放电模式（MACHINE MODEL，MM）
• 2.3 元件充电模式（CHARGED-DEVICE MODEL，CDM）
• 2.4 电场感应模式（FIELD-INDUCED MODEL，FIM）
• 2.5 小结
• 第三章 静电放电测试方法
• 3.1 静电放电测试组合
• 3.2 静电放电测试方式
• 3.3 静电放电故障判断
• 3.4 静电放电测试结果判读
• 第四章 静电放电保护电路设计
• 4.1 静电放电中常用的器件
• 4.1.1 电阻
• 4.1.2 传统二极管
• 4.1.3 MOS晶体管
• 4.1.4 可控硅SCR（Silicon Controlled Rectifier）
• 4.2 静电放电保护结构设计
• 4.2.1 输入保护
• 4.2.2 输出保护
• 4.2.3 电源、地的保护
• 4.2.4 全芯片保护
• 4.3 版图设计
• 4.4 工艺相关性及设计
• 第五章 设计流片及测试分析
• 5.1 方案一
• 5.2 方案二
• 5.3 方案三
• 5.4 方案四
• 结论
• 参考文献
• 致谢
• 附录