论文摘要
存储器是微处理器内核中的关键部件,随着现代微处理器的发展,微处理器内核的运算部件对数据的并行性有了更高的要求,存储部件已经成为高性能微处理器提高性能的瓶颈。超哈佛结构的DSP的出现为提高存储部件性能提供了一种思路。本文设计并实现了一种支持超哈佛结构DSP数字信号处理器的存储机制,该存储机制允许处理器进行并行的访存操作,一个周期内最多可进行4次访问操作。文章所设计的存储机制主要分为存储器总线接口和双存取随机存储器两部分。在设计中,分别采用了分组式固定优先级仲裁算法、读写冲突自我解决机制、存储器布局优化以及高性能多级灵敏放大器等技术,对存储部件进行了优化设计,有效地提高了存储部件的整体性能。
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摘要ABSTRACT图片目录表格目录第一章 绪论1.1 课题意义及来源1.2 DSP 处理器的发展1.3 DSP 片上存储部件的发展现状1.3.1 DSP 总线结构的发展现状1.3.2 片上存储器的发展现状1.4 本论文的主要工作1.5 论文的组织结构第二章 片内存储系统总体设计2.1 目标DSP 简介2.1.1 简介2.1.2 总线结构2.1.3 中央处理器（CPU）2.1.4 流水线结构2.1.5 内部存储器组织2.2 总体设计2.2.1 设计目标2.2.2 超哈佛结构简介2.2.3 超哈佛结构硬件实现的考虑2.2.4 片内存储部件的总体结构2.2.5 超哈佛结构的工作实例2.3 本章小结第三章 存储器总线接口设计3.1 总线接口设计思路3.1.1 设计目标3.1.2 功能分析3.1.3 总线接口总体设计3.2 总线译码器设计3.2.1 片内器件地址分配3.2.2 总线译码器的电路实现3.3 总线仲裁器设计3.3.1 仲裁算法设计3.3.2 总线操作优先级定义3.3.3 仲裁器硬件实现3.4 冲突检测器设计3.4.1 P、L 及DMA 读冲突检测设计3.4.2 W、H 及DMA 写冲突检测设计及优化3.5 本章小结第四章 双存取随机存储器（DARAM）设计4.1 双存取随机存储器设计思路4.1.1 设计目标4.1.2 存储器类型选择4.1.3 双存取随机存储器总体设计4.2 译码器设计4.2.1 译码器设计的考虑4.2.2 基于字线的存储器布局优化方法4.2.3 基于位线的存储器布局优化方法4.2.4 整体布局优化设计4.2.5 译码电路设计4.3 灵敏放大器设计4.3.1 灵敏放大器介绍4.3.2 灵敏放大器分类4.3.3 新的灵敏放大器设计4.3.4 电路仿真分析4.4 读写端口电路设计4.5 基于时序的控制电路设计4.5.1 工作时序划分4.5.2 地址译码使能信号产生电路设计4.5.3 灵敏放大器使能信号产生电路4.5.4 控制电路仿真分析4.6 整体电路仿真分析4.7 本章小结第五章 功能仿真和性能分析5.1 仿真工具介绍5.1.1 VCS5.1.2 NanoSim5.2 仿真平台搭建5.2.1 NanoSim-VCS 混合仿真平台5.2.2 仿真平台设置5.3 存储部件综合验证测试5.3.1 超哈佛结构总线功能验证5.3.2 总线冲突验证5.3.3 FFT 程序测试5.4 仿真结果分析5.5 本章小结第六章 结论参考文献致谢攻读硕士学位期间已发表或录用的论文
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