高性能DDR3存储控制器的研究与实现

论文摘要

存储控制器是计算机系统中的重要组成部分,它是CPU和存储器之间交换数据的桥梁和纽带。存储控制器决定了计算机系统所能支持的最大存储器容量、存储器Bank数、存储器类型、速度以及存储器颗粒的数据宽度等重要参数,如何高效发挥存储器芯片有效数据带宽是决定计算机系统的存储器性能的关键,也是影响计算机系统整体性能的重要因素。本文首先分析了DDR2存储器面临的挑战,对DDR3存储控制器技术发展的必要性进行了论述。随后本文介绍了DDR3的主要技术特点和DDR3存储器的控制状态机和控制命令。基于当前国际上存储控制器的技术发展趋势,本文提出了一种DDR3存储控制器的总体设计方案,该方案将存储控制器的功能进一步划分为传输层和物理层,随后对其中主要模块的功能和实现细节进行了详细描述。该控制器可高效地完成访存请求调度,提高存储总线利用率,从而提高访存带宽,降低访存延迟,对今后其它支持DDR3存储器的数字系统设计提供了一定的参考。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 DDR 存储器芯片的发展
• 1.2 DDR 存储控制器的发展
• 1.3 课题的研究目标、内容和意义
• 1.3.1 课题的研究目标、内容
• 1.3.2 课题意义
• 1.4 论文结构
• 第二章 DDR3 技术分析
• 2.1 DDR3 存储器技术优势
• 2.2 8-BIT 预取技术
• 2.3 DDR3 的低功耗设计技术
• 2.3.1 复位（Reset）
• 2.3.2 根据温度自刷新（ASR）
• 2.3.3 局部自刷新（PASR，Partial Array Self-Refresh）
• 2.4 DDR3 的其它重要特点
• 2.4.1 高密度高容量
• 2.4.2 点对点连接（Point-to-Point）
• 2.4.3 突发长度（BL，Burst Length）
• 2.4.4 封装（Package）
• 2.4.5 ZQ 校准
• 2.4.6 参考电压分成两个
• 第三章 DDR3 SDRAM 存储器概述
• 3.1 加电和初始化
• 3.2 配置模式寄存器
• 3.3 DDR3 命令
• 3.4 WRITE LEVELING
• 第四章 DDR3 存储控制器传输层的设计实现
• 4.1 存储控制器总体结构
• 4.2 用户接口模块UIB
• 4.2.1 信号时钟域转换模块
• 4.2.2 读请求处理模块
• 4.2.3 写请求处理模块
• 4.2.4 ECC 写数据校验模块
• 4.2.5 读写等待队列模块
• 4.3 请求调度模块ARB
• 4.3.1 仲裁算法
• 4.3.2 仲裁器实现
• 4.4 地址通路模块（APB）
• 4.5 纠错回写控制单元SCRB
• 4.6 写数据传输通路
• 4.6.1 读写控制
• 4.6.2 写数据传输通路
• 4.7 读数据通路
• 第五章 DDR3 存储控制器物理层的设计实现
• 5.1 地址命令发送模块
• 5.2 数据发送模块
• 5.3 读数据接收模块
• 5.3.1 接收时钟
• 5.3.2 时钟相位检测
• 5.3.3 数据接收
• 第六章 结束语
• 6.1 研究工作总结
• 6.2 后继工作
• 致谢
• 参考文献
• 作者在学期间发表的论文