基于FPGA的网络协议处理器设计及验证

论文摘要

随着嵌入式系统应用领域的不断扩展,诸如手持式智能终端等嵌入式设备接入Internet已成为技术主流。嵌入式Internet技术面临的主要困难是标准Internet协议对于计算机存储器容量、运算速度等方面的要求比较高,从而对处理器运算速度、存储空间以及功耗要求较高。因而,对于嵌入式Internet技术需要针对嵌入式系统的计算能力、存储资源和能耗等进行限制,对标准的Internet协议进行裁剪和移植。通过将部分协议迁移到硬件中实现,降低对核心处理器的资源需求,提高系统性能并降低系统能耗。本文研究了以太网MAC协议,分析了MAC协议中数据帧格式和CSMA/CD的基本原理,设计了基于FPGA的MAC协议处理器。论文对整个系统的内部结构、模块划分及各模块的设计过程进行了详细阐述。另一方面,随着芯片设计的规模不断扩大和设计复杂程度的增大,功能验证成为硬件设计中的最大挑战。目前,基于断言的验证技术由于其抽象程度高、描述能力强且能够对错误进行定位等优点,成为一种重要的功能验证方法。论文研究了当前的硬件功能验证技术,包括以形式化为主的静态验证和以模拟/仿真为主的动态验证。采用基于断言的验证技术,设计并实现了对所设计的以太网MAC协议处理器的动态功能验证平台。最后,介绍了本系统的开发环境和验证工具,结合以太网MAC协议处理器,分别给出了传统数据发送／接收的功能验证和有限状态机的断言验证方案。

论文目录

• 摘要
• Abstract
• 第1章 绪论
• 1.1 课题的研究背景及意义
• 1.2 国内外研究现状
• 1.2.1 嵌入式网络协议处理器
• 1.2.2 功能验证技术
• 1.3 论文研究内容
• 1.4 论文的组织结构
• 第2章 以太网协议处理器的总体设计
• 2.1 以太网协议分析
• 2.1.1 以太网协议概述
• 2.1.2 以太网MAC层协议分析
• 2.2 以太网协议处理器的总体设计方案
• 2.3 以太网协议处理器的各模块接口关系
• 2.4 本章小结
• 第3章 以太网协议处理器的模块设计
• 3.1 基于FPGA的设计方法及硬件描述语言概述
• 3.1.1 基于FPGA的设计流程
• 3.1.2 Veriog HDL硬件描述语言
• 3.2 主机接口模块的设计
• 3.3 主控模块的设计
• 3.4 发送模块的设计
• 3.4.1 发送状态机模块的设计
• 3.4.2 发送计数器模块的设计
• 3.4.3 随机数生成模块的设计
• 3.4.4 发送CRC校验模块的设计
• 3.5 接收模块的设计
• 3.5.1 接收状态机模块的设计
• 3.5.2 接收计数器模块的设计
• 3.5.3 地址校验模块的设计
• 3.5.4 接收CRC校验模块的设计
• 3.6 MII管理模块的设计
• 3.7 寄存器模块的设计
• 3.8 状态模块的设计
• 3.9 本章小结
• 第4章 以太网协议处理器的功能验证
• 4.1 硬件功能验证技术
• 4.1.1 形式化验证技术
• 4.1.2 基于模拟/仿真的验证技术
• 4.2 开发及仿真环境
• 4.2.1 开发环境及工具
• 4.2.2 仿真环境及工具
• 4.3 以太网MAC处理器的模拟验证
• 4.4 以太网MAC处理器的断言验证
• 4.4.1 SVA
• 4.4.2 有限状态机的断言验证
• 4.4.3 其他设计单元中的断言
• 4.5 本章小结
• 结论
• 参考文献
• 攻读硕士学位期间发表的论文和取得的科研成果
• 致谢