论文题目: 龙芯RTL Verilog到C翻译器的设计与实现
论文类型: 硕士论文
论文专业: 计算机系统结构
作者: 戴笛
导师: 胡伟武
关键词: 软件仿真,龙芯
文献来源: 中国科学院研究生院（计算技术研究所）
发表年度: 2005
论文摘要: Verilog硬件描述语言(IEEE Standard Verilog? Hardware Description Language)为电子系统各阶段的建立提供统一的形式符号。在IC设计中,使用Verilog编写寄存器级描述(RTL)对目标系统建立行为级模型后,对RTL进行大量的软件仿真不仅可以及早发现潜在的逻辑错误,而且能够对目标系统的性能进行初步评估。目前,使用商业仿真软件成为IC设计工程师们的首选,但商业仿真软件由于成本过高、使用环境复杂等局限性,不适用于性能分析和系统评测等一般应用。对于一般应用,有针对性的开发专有的仿真软件不仅可以节约成本、简化仿真环境,还能提高仿真速度。本文的研究工作主要是针对特殊的语法语义,设计并实现RTL Verilog到C的翻译器,并以此翻译器为基础进行高级语言生成式仿真。文中首先详细描述了该翻译器前端的分析流程,分别讨论了每个阶段使用的重要数据结构和算法,然后描述了翻译器后端代码生成的过程,提出仿真简化模型,并给出该仿真简化模型的实现方法和意义,接着提出针对生成代码的运算优化方法和访存优化原则,最后对生产代码的测试展开讨论并给出实验结果。本文的研究结果作为中国科学院计算技术研究所龙芯CPU课题组研究工作的一部份,已应用于龙芯CPU设计早期的性能分析和系统评估。
论文目录:
声 明
论文版权使用授权书
摘要
ABSTRACT
图目录
表目录
第一章 引言
1.1 背景介绍
1.2 软件仿真类型
1.2.1 解释执行式
1.2.2 编译执行式
1.2.3 高级语言生成式
1.3 国内外现状
1.4 本文的研究贡献
1.5 论文组织
第二章 值与数据
2.1 值的表示
2.2 数据的表示
2.2.1 成员变量、预定义类型和宏
2.2.2 接口成员函数
2.2.3 静态成员函数
2.2.4 位选择函数和多倍展开函数
2.2.5 运算符重载
第三章 翻译器前端
3.1 预处理
3.1.1 `include
3.1.2 `define 与`undef
3.1.3 `ifdef/`ifndef、`elsif、`else和`endif
3.2 词法分析
3.2.1 关键字
3.2.2 运算符
3.2.3 数值型常量
3.2.4 标识符
3.3 语法分析与语义检查
3.3.1 模块
3.3.2 表达式表
3.3.3 符号表
3.3.4 参数和接口
3.3.5 子模块信息
3.3.6 事件块集合
3.4 中间文件存储
第四章 翻译器后端
4.1 常用的生成方法
4.1.1 宏替换法
4.1.2 过程化生成法
4.1.3 事件链构造法
4.2 子模块展开
4.3 同事件块合并
4.4 静态事件分析
4.5 优化
4.5.1 非阻塞赋值的优化
4.5.2 内存访问优化
4.6 代码生成
4.6.1 表达式
4.6.2 线
4.6.3 整数
4.6.4 寄存器
4.6.5 语句
4.6.6 事件块
4.6.7 参数
4.6.8 使用方式
第五章 生成代码的测试
5.1 软件工程的测试方法
5.2 生成代码的测试
5.2.1 行为测试法
5.2.2 RTL验证测试法
5.2.3 Verilog仿真嵌入测试法
第六章 初步实验
6.1 实验结果
6.2 实验结果分析
6.3 实验结论
第七章 结束语
7.1 总结
7.2 进一步工作
参考文献
致谢
作者简历
发布时间: 2006-12-26
参考文献
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