多核SoC中多线程包处理单元异步存储访问技术研究

论文摘要

随着互连网络应用的普及和多样性,网络数据流量呈现指数级的爆炸性增长,网络路由设备也在飞速地更新发展,基于异构多核结构的网络处理器已经成为核心路由设备的关键芯片。为了解决网络处理器中多个包处理单元对分布式共享的外部存储体的访问效率对包处理效率的影响问题,本文在研究了多核体系结构中多线程包处理单元的处理特点,以及包处理单元对外部存储单元访问等方面问题之后,提出了通过采用异步存储访问机制的方法解决处理器和存储器性能之间的―存储器墙‖问题。首先根据外部访问流程提出了异步存储访问机制,之后给出了访问机制中重要模块的定义和设计:指令的定义、60位命令的定义、信号事件的概念;异步访问指令在5级流水的包处理单元中的执行过程和命令FIFO的设计;多核情况下6个包处理单元和外部单元之间的命令总线仲裁器仲裁策略的设计;数据传输过程,包括SRAM/FBI单元共享SRAM数据总线和SRAM传输寄存器通信的奇,偶周期解决方法;最后总结执行的情况给出了异步存储访问的执行步骤。在定义了指令、命令等格式的基础之上,对访问机制中命令的产生、命令仲裁器、数据传输总线等模块用Verilog硬件描述语言进行了电路的设计实现,并对RTL代码进行了功能仿真的验证,仿真结果说明异步访问机制能够有效工作。最后在SMIC 0.13μm工艺下用Design Compiler对包处理单元进行综合,面积为0.335mm~2,最高工作频率为167MHz。

论文目录

• 摘要
• Abstract
• 第一章 绪论
• 1.1 网络处理器概述
• 1.1.1 什么是网络处理器
• 1.1.2 网络处理器的功能
• 1.1.3 网络处理器的发展历程
• 1.2 国内外的研究现状
• 1.3 论文主要工作及安排
• 第二章 网络处理器的体系结构
• 2.1 XDNP 网络处理器的体系结构特点
• 2.1.1 并行处理器结构
• 2.1.2 可编程的包处理单元和微码
• 2.1.3 分布式的数据存储结构
• 2.2 网络处理器的硬件结构描述
• 2.2.1 类ARM 核
• 2.2.2 包处理单元及冲裁单元
• 2.2.3 FBI 单元和IX 总线
• 2.2.4 SDRAM 接口单元
• 2.2.5 SRAM 接口单元
• 2.3 包处理单元
• 2.3.1 包处理单元功能描述
• 2.3.2 包处理单元的模块单元划分
• 2.3.3 包处理单元的执行状态
• 2.3.4 包处理单元的指令集
• 2.3.5 包处理单元的指令流水线
• 2.3.6 包处理单元的多线程
• 2.4 本章小结
• 第三章 异步存储器访问机制的设计
• 3.1 包处理单元对数据的访问过程
• 3.2 指令、命令、信号事件的定义与设计
• 3.2.1 异步存储访问指令和格式的设计
• 3.2.2 60 位命令总线的设计
• 3.2.3 信号事件的设计
• 3.3 包处理单元中命令产生的设计与实现
• 3.3.1 访问指令执行过程的设计
• 3.3.2 命令产生电路的实现
• 3.4 命令仲裁器的设计与实现
• 3.4.1 命令仲裁器的算法设计
• 3.4.2 命令仲裁器的算法实现
• 3.5 包处理单元与外部单元数据通路设计与实现
• 3.5.1 数据通路的设计
• 3.5.2 数据通路的实现
• 3.6 异步存储访问机制的执行过程
• 3.7 本章小结
• 第四章 异步存储访问技术的验证
• 4.1 验证简介
• 4.1.1 验证方法
• 4.1.2 验证流程
• 4.2 验证方案及结果
• 4.2.1 命令产生的验证
• 4.2.2 命令仲裁模块的验证
• 5.2.3 数据传输的验证
• 4.2.4 访问机制总体功能仿真验证
• 4.3 逻辑综合
• 4.4 本章小结
• 第五章 总结和展望
• 致谢
• 参考文献
• 研究成果