语音识别协处理器研究与设计

论文摘要

目前高性能的语音识别系统,都是基于连续隐含马尔可夫模型（CHMM）的。基于该模型的语音识别系统运算量很大,必须使用MCU、DSP或者MCU+DSP的方式来实现嵌入式应用,虽然能够满足应用要求,但是往往造成系统功耗大、成本高的负面影响。为了降低高性能嵌入式语音识别系统的功耗和成本,通常使用纯ASIC方式实现语音识别算法,但这往往又以牺牲系统通用性为代价。为了在降低系统功耗和成本的同时,保持系统通用性并提高系统构造的灵活性,本文提出将CHMM语音识别算法中运算量大的部分用硬件协处理器方式实现,并使用SRAM接口作为该协处理器的接口。基于对识别算法的分析,本文首先对输出概率矩阵计算的第1部分——占系统总运算量50%以上的马氏距离计算进行了协处理器设计。在初始数据通路和流水线节拍设计的基础上,根据对马氏距离计算特点的深入理解分析,从SRAM模块和乘法器资源两个方面进一步优化了设计。马氏距离计算协处理器运行在20MHz条件下可以达到Oak 16bit DSP运行在100MHz下的运算效果。本文随后对输出概率矩阵计算的第2部分——占系统总运算量约15%的对数域加法计算进行了核心算法抽取和VLSI设计。在此基础上对整个输出概率矩阵计算部分进行了协处理器设计,并采用并行计算结构把输出概率计算协处理器的计算速度又提高30%。输出概率计算协处理器仅需运行在5MHz条件下就可以达到Oak 16bit DSP运行在100MHz下的运算效果。本文最后对识别算法中独立于输出概率矩阵计算的Viterbi搜索计算单独进行了协处理器设计。Viterbi搜索计算协处理器仅需运行在10MHz条件下就可以达到Oak 16bit DSP运行在100MHz下的运算效果。设计结果表明,当用协处理器方式实现马氏距离计算时,如果利用Xilinx V2000 FPGA进行实现,大约需要30万门（含4Kx16bit SRAM）,如果利用苏州和舰（HJTC）0.18μm工艺库实现,芯片面积约3 mm2（含4Kx16bit SRAM）,芯片功耗仅为0.08mW/MHz。输出概率矩阵计算协处理器和Viterbi搜索计算协处理器均只用Xilinx V2000 FPGA实现。其中输出概率矩阵计算协处理器仅需30万门（含2Kx16bit SRAM）;Viterbi搜索计算协处理器仅需8万门（含1Kx16bit SRAM）。以上结果表明,协处理器设计方案实现语音识别算法不仅能够保证嵌入式语音识别系统的高性能实现,而且能够同时取得到降低系统成本和功耗的理想效果。

论文目录

• 摘要
• ABSTRACT
• 第1章 引言
• 1.1 论文背景
• 1.2 国内外研究现状与分析
• 1.3 本论文研究的主要内容和主要贡献
• 1.3.1 研究目标及具体内容
• 1.3.2 主要贡献
• 1.3.3 各章内容简介
• 第2章 算法分析及电路整体架构方案
• 2.1 算法流程
• 2.2 特征提取
• 2.3 输出概率矩阵计算
• 2.4 Viterbi解码搜索
• 2.5 各部分算法运算量分析
• 2.6 电路整体架构方案
• 2.7 协处理器接口设计
• 2.8 小结
• 第3章 马氏距离计算协处理器的VLSI 设计及芯片实现
• 3.1 马氏距离计算算法描述
• 3.2 马氏距离计算协处理器设计
• 3.2.1 初步架构及其流水线节拍
• 3.2.2 结构优化及相应流水线节拍
• 3.2.3 马氏距离计算协处理器整体结构
• 3.3 马氏距离计算协处理器的实现与验证
• 3.3.1 FPGA 验证
• 3.3.2 流片和测试
• 3.4 小结
• 第4章 输出概率矩阵计算协处理器的VLSI 设计及FPGA 实现
• 4.1 输出概率矩阵计算算法描述
• 4.2 输出概率矩阵计算协处理器设计
• 4.2.1 对数域加法子模块架构及流水线节拍
• 4.2.2 输出概率矩阵计算协处理器整体架构
• 4.3 输出概率矩阵计算协处理器的FPGA 实现与验证
• 4.4 小结
• 第5章 Viterbi 搜索计算协处理器的VLSI 设计及FPGA 实现
• 5.1 Viterbi搜索计算算法描述
• 5.2 Viterbi 搜索计算协处理器设计
• 5.3 Viterbi 搜索计算协处理器的FPGA 实现与验证
• 5.4 小结
• 第6章 结论
• 6.1 论文主要工作及成果创新
• 6.2 论文未来工作展望
• 参考文献
• 致谢
• 个人简历、在学期间发表的学术论文与研究成果