论文摘要
随着深亚微米技术的不断演进,集成电路的结构和功能日益复杂,设计尺寸日益缩小,测试已成为一个越来越困难的问题,对IC设计的自动化和测试技术的要求十分强烈。设计优化从原先的在速度、面积和功率三个因素来进行发展到现在,不得不考虑可测性这个因素。因此,引入可测性设计就显得十分迫切和重要了。本文针对寄存器文件展开可测性设计研究,主要工作包括：一是对当今主要的可测性设计方法和存储器的可测性设计做系统的研究,并深入研究高速度低功耗寄存器文件的特性。二是提出寄存器文件的可测试性的方案和架构。针对寄存器文件高速度小容量的特点,采用BIST和外部激励相融合的方法,设计一例高速度低功耗32words×32bits寄存器文件的测试电路。该测试电路在支持内部全速测试的同时慢速输入输出外部数据。在不需要高端的测试设备的情况下,降低了高速寄存器芯片测试难度。测试电路相关设计和研究专用性强,对于今后寄存器文件的测试领域的发展具有一定的借鉴意义。三是实现前端数模混合仿真。寄存器文件是全定制设计实现的,而测试电路是基于数字ASIC流程实现的。它们的联合仿真必须是在数模混合的环境中来实现。本文探索并实现了数模混合仿真流程,给有需要搭建数模混合仿真平台的相关人士提供参考。四是介绍在测试电路实现过程中遇到的一些具体问题和解决办法,如前端仿真设计,后端的物理层实现等。整个数字ASIC流程的实现体现了数字集成电路设计的普遍实现方法。