锁相环频率综合器关键技术研究

论文摘要

随着微波通信技术的迅速发展,人们对通信设备的要求也越来越高。体积小、重量轻、可靠性高、稳定性好等优点使得单片微波集成电路（Monolithic Microwave Integrated Circuit, MMIC）在微波通信领域逐渐取代了传统的波导系统和混合集成电路。最近几年,深亚微米CMOS（Complementary Metal-Oxide-Semiconductor）工艺逐渐成熟,使用CMOS工艺制备的片上集成电路的性能也不断得到提高。在现代通信系统中,锁相环频综器的主要优点是频率稳定度高,使用灵活、控制方便、相位噪声低,其主要组成部分包括压控振荡器、预分频器、鉴频鉴相器、电荷泵、各种数字计数器等。其中压控振荡器直接影响到整个锁相环的工作质量,所以其性能十分重要。本论文围绕着压控振荡器必不可缺少的、有多种应用的无源器件——平面螺旋电感进行大量的研究,基于IBM 0.13μm RF CMOS工艺提出了螺旋电感的一种高精度的集总参数等效电路模型。并验证了该螺旋电感等效模型仿真的品质因数Q值（S参数）与其全电磁波仿真的品质因数Q值（S参数）相吻合,结果表明误差量ΔQ、ΔS11、ΔS21均小于1.5%,证明该等效电路模型在整个宽频带范围内（0GHz自谐振频率）是正确有效的,并能很好地表征平面螺旋电感的射频特性。本论文研究了在传统分数分频的基础上开创的新型频率合成技术——Σ-Δ调制频率合成技术。此技术应用Σ-Δ调制将锁相环频率综合器中分数分频器产生的相位杂散转化为相位噪声,通过锁相环本身低通滤波特性滤除,使用单环即可获得很高的频率分辨率和极低的相位杂散。本文在阐述Σ-Δ调制理论、分析其数学模型、噪声整形特性的基础上,结合传统锁相分数分频综合器,设计了参考频率为10MHz,实现分数点后六位频率分辨率,实质起到变模分频功能的Σ-Δ调制分数频率综合器方案。同时,本文用ADS2005A仿真,给出了三阶Σ-Δ分数分频锁相环频率综合器仿真结果与一阶、二阶Σ-Δ分数分频频综器仿真结果的比较,分析表明鉴相器输出的误差量被整形到高频段,可见三阶Σ-Δ调制技术可在一定程度上改善分数分频的杂散。本文在以上理论分析的基础上,利用电路设计专用工具——Cadence设计了一个鉴频鉴相器,并绘制了版图。最后还给出该鉴频鉴相器工作于锁相频率综合器的仿真结果。

论文目录

• 摘要
• Abstract
• 第一章 绪论
• 1.1 研究背景
• 1.2 射频集成电路设计中的困难和国内外现状
• 1.3 锁相频率综合器的概述
• 1.3.1 锁相频率综合器主要技术简介
• 1.3.2 锁相频率综合器发展现状
• 1.3.3 锁相频率综合器面临的主要问题
• 1.4 论文的内容及其安排
• 第二章 Si CMOS 工艺集成电感
• 2.1 电感的应用
• 2.2 电感
• 2.2.1 平面螺旋集成电感器
• 2.2.2 堆叠螺旋集成电感器
• 2.3 平面螺旋集成电感器电感量（L）的计算
• 2.4 平面螺旋集成电感器品质因数（Q）的计算及提高
• 2.5 结论
• 第三章 平面螺旋电感的建模
• 3.1 平面螺旋电感的损耗
• 3.2 片上集成电感的等效模型
• 3.2.1 经典集总参数等效电路
• 3.2.2 改进的高精度的等效电路模型
• 3.2.3 仿真验证
• 3.3 形状参数对螺旋电感性能的影响
• 3.4 结论
• 第四章 分数频率综合器理论及相位噪声分析
• 4.1 分数频率综合器简介
• 4.2 分数频率综合器的基本结构
• 4.3 频率综合器各组成部件的噪声分析
• 4.3.1 相位噪声的概念
• 4.3.2 鉴相器的噪声分析
• 4.3.3 压控振荡器的噪声分析
• 4.3.4 分数N 分频器的噪声分析
• 4.3.5 分数杂散的产生机理
• 4.4 频率综合器系统的相位噪声分析
• 4.5 结论
• 第五章 ∑-Δ 分数频率综合器的仿真
• 5.1 ∑-Δ 调制技术
• 5.1.1 ∑-Δ调制器噪声整形原理
• 5.1.2 三阶∑-Δ调制器的结构设计
• 5.1.3 三阶∑-Δ调制器的算法
• 5.2 用累加器实现的∑-Δ调制器
• 5.3 ∑-Δ分数锁相频率综合器系统仿真
• 5.4 鉴频鉴相器及其版图设计
• 5.4.1 鉴频鉴相器原理图设计
• 5.4.2 鉴频鉴相器仿真及环路仿真
• 5.4.3 鉴频鉴相器版图设计
• 5.5 结论
• 第六章 结束语
• 致谢
• 参考文献
• 攻读硕士学位期间的研究成果