基于CCM3108的可测性设计研究

论文摘要

随着集成电路的发展,芯片结构越来越复杂,传统的测试技术已经不能满足现代集成电路的测试要求,集成电路可测性设计技术应运而生。SOC芯片的可测性设计主要难点在于设计复杂,且芯片电路包含大量的时序逻辑、嵌入式存储器模块等。时序逻辑使得测试向量生成难度变大,测试时间延长；由于嵌入式存储器存在于芯片内部,使用直接测试法容易造成端口浪费,生产成本增加；同时芯片生产要求测试故障覆盖率必须达到95%以上；且在90 nm以下工艺还必须能够测试时序故障；当芯片应用于板级时,要求能够控制测试芯片内部故障。为解决上述问题,本文以苏州国芯公司的CCM3108 SOC芯片为对象进行可测性电路设计。本文首先利用扫描测试原理为CCM3108芯片设计了全扫描结构,针对设计中影响故障覆盖率的逻辑提出了具体解决方案,将测试覆盖率提高到97%以上,并且使用门控时钟结构降低了约30%的功耗。在嵌入式存储器测试方面,通过改进March算法,设计了存储器内建自测试结构,节省了芯片I/O引脚数量。为了测试芯片时序故障,利用芯片自身的PLL模块设计了全速扫描结构。接着设计了边界扫描结构,使得芯片在应用于板级时也能够自由地控制端口进行向量测试。最后,为了节约芯片的测试时间,设计了确定性逻辑内建自测试结构与自适应扫描结构,在比较后得出自适应扫描的优越性,在不影响故障覆盖率并增加了约0.11%的面积的情况下,使得测试时间缩短了数倍,极大节约了芯片测试成本。经过仿真验证通过后,该设计实现了量产。本文中的创新点包括：(1)解决了全扫描设计方案应用过程中的各项具体问题,使得芯片的故障覆盖率达到了97%。设计了自适应扫描结构让测试向量的数据量减少8.79倍,芯片测试的总时间缩减了6倍,而芯片的面积和功耗的增加也控制在原来的10%以内,整个SOC芯片的测试成本大幅度降低。(2)研究改进了March算法,对存储器的每个地址位的各小单元之间采用交替取反取值,提高了测试效率,能够覆盖更多的故障点。(3)设计了OCC控制器结构,把芯片自身的PLL高速时钟与普通ATE设备的低速时钟相结合,节约了设备成本。

论文目录

• 中文摘要
• Abstract
• 缩略词表
• 第一章 引言
• 1.1 研究背景
• 1.2 课题来源及研究目的
• 1.3 本论文的主要工作及内容安排
• 第二章 CCM3108组合逻辑的可测性设计
• 2.1 固定故障模型
• 2.2 组合逻辑的测试
• 2.2.1 D算法基础
• 2.2.2 D算法的实现流程
• 2.3 本章小结
• 第三章 CCM3108时序逻辑的可测性设计
• 3.1 扫描结构与测试原理
• 3.2 CCM3108扫描链结构设计
• 3.3 提高故障覆盖率设计
• 3.3.1 双向pad问题
• 3.3.2 寄存器时钟边沿问题
• 3.3.3 内部产生脉冲信号问题
• 3.3.4 latch问题
• 3.3.5 门控时钟问题
• 3.3.6 黑盒子阴影逻辑问题
• 3.3.7 异步时钟域问题
• 3.4 扫描结构设计结果报告与向量仿真
• 3.5 本章小结
• 第四章 存储器内建自测试结构设计
• 4.1 存储器测试的必要性
• 4.2 存储器故障模型
• 4.3 存储器故障测试方法
• 4.4 MBIST算法设计
• 4.4.1 MarchC算法
• 4.4.2 MarchC-（March1）算法
• 4.4.3 MarchC+（March2）算法
• 4.4.4 改进MarchC+算法
• 4.4.5 各类March算法总结
• 4.5 MBIST硬件实现
• 4.5.1 BIST控制器与向量产生器
• 4.5.2 比较器
• 4.6 RAM MBIST结构的仿真验证
• 4.7 本章小结
• 第五章 At-Speed扫描与Boundary-Scan设计
• 5.1 全速扫描结构设计
• 5.1.1 跳变延时故障模型
• 5.1.2 全速扫描原理
• 5.1.3 硬件结构设计
• 5.1.4 全速扫描ATPG流程与向量仿真
• 5.2 边界扫描结构设计
• 5.2.1 Boundary-Scan原理
• 5.2.2 BSD设计流程
• 5.2.3 硬件结构与仿真波形
• 5.3 本章小结
• 第六章 DBIST与Adaptive-Scan设计
• 6.1 DBIST结构设计
• 6.1.1 DBIST测试原理
• 6.1.2 DBIST系统实现
• 6.1.3 DBIST仿真分析及测试结果
• 6.2 Adaptive-Scan结构设计
• 6.2.1 Adaptive-Scan原理
• 6.2.2 CCM3108自适应扫描系统实现
• 6.3 本章小结
• 结论
• 参考文献
• 致谢
• 个人简历、在学期间的研究成果及发表的学术论文