面向布线拥挤度的布图规划后的高层次再综合方法

论文摘要

集成电路制造工艺已经进入了深亚微米的时代,互连线开始成为影响电路性能的决定性因素之一。随着布线层数的增多,布线资源更加丰富。但是,更复杂的电路设计和更高的性能要求使得走线的局部拥挤现象仍不能避免。传统的集成电路设计流程中,设计前端的高层次综合和后端的物理设计完全分离,前端的高层次综合阶段完全不考虑走线局部拥挤的问题。高层次综合的结果没有对布线拥挤度的任何优化。这会造成物理综合阶段的巨大压力,而且很可能无法成功消除所有的走线拥挤。因为高层次综合已经确定的电路拓扑结构在物理设计阶段是无法修改的,而电路拓扑结构对走线的分布情况有很大影响。物理设计一旦不能成功解决布线拥挤,只能进入庞大的迭代过程,重新进行高层次综合,这是一个极其耗时的过程,并且无法保证迭代的收敛性。本文对传统设计流程进行改进,使用高层次再综合的方法,将物理设计和高层次综合相结合,在高层次综合的层次上考虑布线拥挤问题。这种方法在物理综合阶段开始之前,就把走线需求尽可能均匀的分布到芯片上,使物理综合阶段出现走线局部拥挤的可能性降到最低;而且即使出现走线局部拥挤,也有宽裕的空间便于物理综合工具去解决它。改进后的流程去除了传统流程中的庞大而无法保证收敛的迭代过程。高层次综合的结果体现了互连线等物理指标的需求,为后续的物理综合阶段提供了一个很好的初始解。本文提出并实现了一种新的面向拥挤度的布图规划后的高层次再综合方法。本算法首先使用布图规划工具得到的单元位置信息;然后采用一个概率模型估算走线需求的分布情况,并对分布的均匀度进行评价;最后通过高层次再综合的方法对高层次综合的结果进行再调度和再分配,改变电路的拓扑结构,从而改变走线需求在芯片上的分布情况,达到将走线需求尽可能均匀的分布在芯片上的目的。该算法是基于模拟退火方法的。实验数据显示本算法能够成功的使布线需求在芯片上的分布尽可能的均匀化。

论文目录

• 第1章 引言
• 1.1 课题背景
• 1.1.1 深亚微米工艺给EDA 工具带来的挑战
• 1.1.2 Congestion 问题
• 1.2 文献综述
• 1.3 主要工作及意义
• 1.4 论文的结构
• 第2章 VLSI 设计流程和高层次综合
• 2.1 本章引论
• 2.2 VLSI 的设计流程
• 2.3 高层次综合
• 2.4 高层次再综合
• 2.5 物理设计
• 2.6 新的设计流程
• 第3章 基于拥挤度的高层次再综合算法
• 3.1 本章导论
• 3.2 再综合改变走线分布的例子
• 3.3 拥挤度的评价方法
• 3.3.1 Global Bin 结构
• 3.3.2 Rent 规则
• 3.3.3 简单的布线算法
• 3.3.4 概率估计方法
• 3.3.5 改进的概率估计模型
• 3.3.6 本文的拥挤度评价方法
• 3.4 拥挤度改善算法
• 3.4.1 邻解的搜索
• 3.4.2 代价函数
• 3.4.3 再综合算法流程
• 3.5 本章小结
• 第4章 实验结果及分析
• 第5章 总结和展望
• 5.1 结论
• 5.2 下一步的工作
• 5.2.1 增量式的 Floorplanning
• 5.2.2 保证时延的拥挤度优化方法
• 参考文献
• 致谢
• 声明
• 个人简历、在学期间发表的学术论文与研究成果