多级滤波器芯片物理设计方法研究与实现

论文摘要

在深亚微米时代,随着设计规模变大,时钟频率越来越高以及工艺尺寸的减小,IC 物理设计面临着诸多困难。设计规模的增大以及使用的IP 核越来越多,使得设计中连线增加,则会给布图规划带来很大困难。工艺尺寸的减小,互连线间的寄生参数模型越来越复杂,互连线延时在总的延时比例越来越大; 时钟频率的提高,时序收敛性问题则变的越来越重要,时序的优化则成为设计的主要目标。本文通过红外图像小目标识别多级滤波器的物理设计,对芯片的布局布线,功耗分析,寄生参数提取,时序优化,时钟树综合,物理验证等方面做了详细的描述。首先,对当前的布图规划理论及算法做了系统介绍,并根据芯片的实际情况对布图规划做调整,用时序驱动的布图规划方法,得到满足要求的布局布线方案。然后,对电路中的寄生参数进行详细分析,并对设计中的时钟做时钟树综合,减小了时钟偏移,采用插入缓冲器和增加门级驱动等方法来优化违反时序的关键路径,使时序满足设计要求。其次,对电路的电源网络设计方法进行描述,对存在的电压降以及电迁移情况进行分析,并根据功耗分析结果来调整电源环以及电源网格的线宽进行调整,得到满意的电源网络设计方案。最后,根据中芯国际提供的设计规则文件,对最终的版图进行包括DRC、LVS、ERC 的设计规则检查并修复故障,并对存在的多晶硅密度不足的规则违反提出修改方法。设计采用的是SMIC(中芯国际)0.35μm4 层金属工艺完成,芯片已经完成全部物理设计并交付中芯国际流片。

论文目录

• 摘要
• Abstract
• 1 绪论
• 1.1 集成电路发展概述
• 1.2 VLSI 物理设计流程
• 1.3 多级滤波器物理设计
• 2 基于时序驱动的布图规划
• 2.1 基于时序驱动的物理设计算法
• 2.2 多级滤波器的布局布线
• 3 时序分析
• 3.1 影响连线延迟的因素
• 3.2 器件延时参数计算
• 3.3 门级负载电容计算
• 3.4 时钟树综合
• 3.5 时序优化的主要技术
• 3.6 缓冲器插入的计算
• 3.7 静态时序分析
• 4 功耗分析
• 4.1 静态功耗
• 4.2 动态功耗
• 4.3 电压降分析（IR DROP）
• 4.4 地弹（GROUND BOUNCE）
• 4.5 电迁移（ELECTROMIGRATION）
• 4.6 实验结果及说明
• 4.7 电源和地的宽度计算
• 5 物理验证
• 5.1 偏离网格问题（OFF-GRID）
• 5.2 设计规则检查（DRC）
• 5.3 版图和电路图一致性检查（LVS）
• 5.4 ERC 检查
• 5.5 设计的最终结果
• 6 结论
• 致谢
• 参考文献
• 附录1 攻读硕士期间发表文章
• 附录2 修复多晶硅密度违反的DRC 规则文件