论文题目: 集成式高性能低功耗Quasi-Pseudo-NMOS/DT-CPL-TG全加器电路设计
论文类型: 硕士论文
论文专业: 电子与信息工程
作者: 赵军红
导师: 来新泉,第五兴民
关键词: 全加器,逻辑表达式,电路设计,原理图设计,版图设计,技术
文献来源: 西安电子科技大学
发表年度: 2005
论文摘要: 本论文系统地研究了现有的多种全加器单元电路，对它们的工作原理进行了仔细分析。这些单元电路包括基本CMOS全加器、CL-CMOS全加器、Pseudo-NMOS全加器、CPL全加器、TG全加器、TF全加器和CPL-TG全加器。利用全加器的真值表推导出每种单元电路的逻辑表达式，并从电路的逻辑表达式出发得到每种全加器单元的电路实现。 针对Pseudo-NMOS全加器具有静态电流的特点，本论文提出了一种减小这种全加器静态电流的新设计，对其算法进行了改进并得到Quasi-Pscudo-NMOS全加器单元电路。由于Pseudo-NMOS全加器中的PMOS管处于一直导通的状念下，电路中存在静态电流，Pseudo-NMOS全加器的静态功耗较大。本论文设计了一个控制电路用以控制Pseudo-NMOS全加器中P管的导通与截止。这样全加器电路中的静态电流被减小了，同时也减少了PMOS管与NMOS管产生竞争的机会。于是与原有Pseudo-NMOS全加器相比，新设计的Quasi-Pseudo-NMOS全加器单元电路不但有着的更低的功率损耗，而且电路的延时也被减小了。 针对CPL-TG全加器导通电流小、延时长的特点，本论文提出了一种缩短其延时的新设计，将DT-MOS技术应用于这个全加器电路中，从而得到DT-CPL-TG全加器单元。CPL电路由于存在传输弱电平的问题而将晶体管的开启电压提高了，从而减小了管子的导通电流，于是电路的整个延时被增大了。DT-MOS技术是用来降低晶体管导通时的开启电压同时却不改变其截止时的开启电压，这样做的目的是既能增大晶体管的导通电流又不影响其噪声容限。使用DT-MOS技术之后得到的DT-CPL-TG全加器单元电路不但使得全加器电路的延时被减小了，而且使它能应用于低电压环境下。 基于这两种全加器单元的电路设计，本论文对它们进行了仔细对比。在对比了Quasi-Pseudo-NMOS全加器和DT-CPL-TG全加器的电路结构、性能参数之后，得出它们所适用不同场合的结论，为人们正确选用这两种全加器单元电路提供了参考。
论文目录:
第一章 绪论
§1.1 基本逻辑表达式及其电路
§1.2 现有的多种全加器逻辑表达式及其电路
§1.3 全加器的性能指标和设计依据
§1.4 论文的主要工作及章节安排
第二章 QUASI-PSEUDO-NMOS全加器
§2.1 PSEUDO-NMOS全加器电路
§2.2 QUASI-PSEUDO-NMOS全加器的电路设计
§2.3 QUASI-PSEUDO-NMOS全加器的原理图设计
§2.4 QUASI-PSEUDO-NMOS全加器电路的功耗估算
§2.5 QUASI-PSEUDO-NMOS全加器电路的延时估算
§2.6 QUASI-PSEUDO-NMOS全加器的版图设计
§2.7 全加器电路测试信号的生成
§2.8 QUASI-PSEUDO-NMOS全加器电路性能的仿真验证
第三章 DT-CPL-TG全加器
§3.1 CPL-TG全加器电路
§3.2 DT-MOS技术的原理
§3.3 DT-CPL-TG全加器的电路设计
§3.4 DT-CPL-TG全加器电路的原理图设计
§3.5 DT-CPL-TG全加器电路的性能估算
§3.6 DT-CPL-TG全加器的版图设计
§3.7 DT-CPL-TG全加器电路性能的仿真验证
第四章 QUASI-PSEUDO-NMOS和DT-CPL-TG全加器设计的对比
§4.1 QUASI-PSEUDO-NMOS和DT-CPL-TG全加器电路结构对比
§4.2 QUASI-PSEUDO-NMOS和DT-CPL-TG全加器电路性能对比
§4.3 QUASI-PSEUDO-NMOS和DT-CPL-TG全加器不同的应用场合
结束语
致谢
参考文献
发布时间: 2006-12-30
参考文献
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