基于LVDS接口的时钟数据恢复技术研究

论文摘要

随着电子工艺技术的快速发展和处理器的运行速度日益提高,在现阶段已有的多种不同应用诸如千兆以太网,光纤通道,SATA总线等系统中,串行链路的时钟数据恢复设计面临日益严峻的挑战。本文讨论提出了一种基于时间过采样结构的时钟恢复方案,对发送数据采用8B10B编码方案,从而保证了差分链路中信号的直流平衡特性,在EP2C20 FPGA平台基于LVDS接口实现了数据流编解码和数据收发功能,通过采用同频5倍速采样检测数据边沿的结构,消除在信道传输过程中叠加的数据抖动,从而消除毛刺干扰,在接收侧同步恢复出发送端同相时钟,实现时钟数据恢复。本文中整体CDR电路采用标准全数字设计流程实现,系统可稳定工作在135Mbps传输速率下,在EP2C20实验平台上实测整体电路的功耗151mW,数据传输接收系统和时钟数据恢复系统均可综合,对同类时钟数据接收处理具有一定的参考价值。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 课题研究背景
• 1.2 从并行到串行的演进
• 1.3 主要工作
• 1.4 本文的结构安排
• 第二章 低压差分接口技术及应用
• 2.1 LVDS应用背景
• 2.2 低压差分接口基本工作原理
• 2.3 串行链路中的直流平衡与数据编码需求
• 2.4 数据链路中的噪声控制
• 2.4.1 信道衰落与码间干扰
• 2.4.2 信号反射
• 2.4.3 电源供给引入的噪声
• 第三章 高速串行链路中时钟恢复技术
• 3.1 多样化的CDR技术
• 3.2 串行数据链路中的CDR结构
• 3.2.1 基于PLL的CDR结构
• 3.2.2 基于DLL的CDR结构
• 3.2.3 基于PLL和DLL组合结构的CDR结构
• 3.2.4 基于相位内插的CDR结构
• 3.2.5 注入锁定结构的CDR结构
• 3.2.6 过采样CDR结构
• 3.3 多种结构的性能权衡与比较
• 3.4 总结
• 第四章 基于FPGA的CDR设计与仿真
• 4.1 数字化的设计流程
• 4.2 CDR结构的分析设计
• 4.2.1 过采样结构中的PLL
• 4.2.2 锁相环回路的设计与仿真
• 4.2.3 改进的过采样CDR结构
• 4.3 抖动容限与带宽分析
• 4.4 过采样结构的时序分析
• 第五章 CDR及数据收发的实现
• 5.1 开发硬件平台简述
• 5.2 总体方案设计
• 5.2.1 8B10B编码模块
• 5.2.2 8B10B解码模块
• 5.2.3 LVDS接口模块
• 5.2.4 时钟过采样抽取结构
• 5.2.5 字对齐及同步状态机设计
• 5.2.6 片上测试模块
• 5.3 过采样时钟恢复的实现与仿真
• 5.4 系统性能测试
• 5.4.1 实验平台和测试环境
• 5.4.2 功能时序测试
• 5.4.3 系统功耗测试分析
• 第六章 结束语
• 6.1 总结
• 6.2 展望
• 参考文献
• 致谢
• 攻读学位期间发表的学术论文目录