SM8260应用验证硬件平台设计与实现

论文摘要

CPU芯片应用验证是CPU设计过程中保证其可靠性的重要环节。随着芯片规模不断扩大，复杂度不断提高，验证成为现代化芯片设计中的一个重要瓶颈。本课题旨在设计SM8260应用验证硬件平台系统，以便在该平台上对芯片的功能、性能、电气参数、适应性指标和软件兼容性从应用的角度进行测试和验证。论文首先分析了国内外CPU芯片验证的现状及主要验证方法。接着介绍了待测CPU芯片SM8260的体系结构，主要包含G2核、系统接口单元(SIU)、通信处理模块(CPM)。然后重点阐述了CPU芯片应用验证硬件平台的总体设计方案，对该应用验证测试平台硬件部分的具体实现进行了详细的论述，给出了基本的硬件电路，完成了8层PCB板的布线。此硬件平台主要包括SM8260基本系统、二级缓存(L2Cache)设计、通信接口单元设计和FPGA设计。最后阐述了SM8260 L1Cadhe及L2 Cache初始化过程，对Cache性能进行了评测，分析了测试结果。由于此测试平台已具备一些外围设备接口，稍加扩充或修改就可支持嵌入式应用系统的开发，具有较强的实际应用价值和广泛的应用前景。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 引言
• 1.2 选题背景
• 1.2.1 CPU验证介绍及国内外研究现状
• 1.3 研究内容与创新点
• 1.4 论文结构
• 第二章 SM8260 CPU体系结构介绍
• 2.1 G2核
• 2.2 系统接口单元（SIU）
• 2.3 通信处理模块（CPM）
• 第三章 SM8260应用验证硬件平台设计
• 3.1 SM8260基本系统设计
• 3.2 二级缓存设计
• 3.2.1 回写模式
• 3.2.2 写通模式
• 3.2.3 错误检查和纠正/奇偶校验模式
• 3.2.4 二级缓存的信号处理
• 3.3 CPM的各种通信控制器接口设计
• 3.3.1 FCC1 ATM接口设计
• 3.3.2 FCC3 MII接口设计
• 3.3.3 MCC2 TDMD2接口设计
• 3.3.4 MCC1 TDMB1接口设计
• 3.3.5 SMC2、SCC1 UART接口设计
• 3.3.6 SCC4Ethernet接口设计
• 3.3.7 I/O相关设计
• 3.4 FPAG设计
• 3.4.1 FPGA介绍
• 3.4.2 资源分配
• 3.4.3 复位逻辑
• 3.4.4 总线缓冲和译码
• 3.4.5 波特率产生器
• 3.4.6 时钟分频和分配
• 2C接口设计'>3.4.7 I²C接口设计
• 3.4.8 SPI/EEPROM
• 3.4.9 冲突端口部分设计
• 3.5 高速PCB布线及硬件调试
• 3.5.1 元器件的布局
• 3.5.2 布线
• 3.5.3 硬件调试
• 第四章 SM8260 Cache性能测试分析
• 4.1 Cache初始化
• 4.2 Cache性能测试结果分析
• 第五章 总结与展望
• 5.1 工作总结
• 5.2 研究展望
• 参考文献
• 附录 硬件成品图
• 致谢
• 攻读硕士期间论文发表情况及科研情况