论文摘要
并发性(Concurrency)在现实生活中普遍存在,包括并行性(Parallel)和分布性(Distribution)。并发系统是指运行在多机或支持多进程的单机体系结构上的系统,由一组共享资源的进程构成,每个进程由一个顺序程序所定义,共享资源使得各进程能相互通信、相互配合以完成某些任务。集成电路系统就是一种典型的并发系统,在运行过程中具有并发特性。由于其设计越来越复杂,同时要求投入市场的时间越来越短,所以采用以硬件描述语言HDL(Hardware DescriptionLanguage)为基础的自上而下的设计方法。利用这种语言,集成电路系统的设计可以从上层到下层(从抽象到具体)逐层描述设计思想。硬件描述语言在其发展的20年中,语言种类众多,例如:VHDL、Verilog和SystemC等。由于不同的语言只适合产品设计的不同阶段,使得在每一阶段都要重新编码,造成开发人员的重复劳动。为了改变这种状况,加快开发进度,Accellera标准组织提出了SystemVerilog。它对Verilog-2001进行了扩展,例如:高层抽象的系统建模、测试环境自动化以及对Verilog和C语言的整合等。由于扩展了新功能,SystemVerilog可以贯穿于硬件开发的不同阶段,减少了重复编码,适合对大型电路设计产品建模和验证。SystemVerilog功能如此强大,令硬件电路设计人员和验证人员欢欣鼓舞。但是,这也意味着SystemVerilog涉及内容广泛、语法繁多。如何准确的理解、应用SystemVerilog,以保证在设计的不同阶段排除二义性,确保硬件电路设计的正确性,这些仅靠Accellera提供的参考手册是不够的。因此,本文对SystemVerilog的指称语义进行研究。形式化方法基于数学框架,对系统的语法和语义进行严格的定义,可以保证刻画和分析系统的正确性,有效支持系统设计过程及过程的转换。目前,形式化模型主要分为交错型和真并发型两类。交错模型根据动作发生的全序关系模拟系统的行为。而真并发模型并不关心全局状态,只是根据动作的局部次序对系统行为进行模拟。这种偏序关系反映了动作间的因果联系。事件结构就是真并发模型的一种。其基本概念是标签事件和事件间的因果、矛盾、独立关系。在研究中,抽象模型采用形式化模型的真并发分支——EBES(ExtendedBundle Event Structure),以便准确方便地刻画SystemVerilog描述的硬件系统的真并发特点。我们所做的主要工作是:首先,在研究SystemVerilog参考手册等相关资料的基础上,从其语法中抽取出一个同步子集。该子集主要刻画进程之间的交互和进程行为,包括:进程的顺序执行、并发执行、往复执行和判断执行,进程间的不确定选择,以及进程的等待和中断等。其次,利用进程代数的LOTOS形式描述以上各种进程行为的基于EBES模型指称语义,准确定义其执行后产生的结果和系统的状态,以提供一个无二义性的SystemVerilog文档,避免硬件设计中的逻辑性错误。
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