基于Golomb码测试压缩技术的研究与仿真测试

论文摘要

在半导体工艺和集成电路制造技术飞速发展的今天,系统芯片SoC(system on chip)的设计已成为国际超大规模集成电路的发展趋势和集成电路设计的主流。数量繁多的复合模块集成在一个芯片上,并能够完成更加复杂的工作。鉴于市场日益紧迫的需求,芯片的设计周期愈发变得短暂,因此,SoC芯片中大量地采用了预先设计好的、完整的IP(intellectual property)模块来减少生产时间。但随之也带来了问题,因其规模的庞大,芯片的制造故障随之提高了。这样以来就对芯片的测试提出了更高的要求,不但需要更加精准的时序控制,还需要更长的芯片测试时间,这些都会导致测试成本的提高。测试数据压缩是解决SoC测试成本等诸多问题的一种行之有效的办法,它能够减少测试所需的存储测试数据量,减少测试时间。为了有效地测试SoC,各IP供应商在提供IP核的同时会提供测试向量。一般来说平均每个SoC芯片上就拥有数百亿位的测试向量。通过测试向量的压缩(编码)之后,测试数据量可以缩小20倍以上。本文在深入研究各种测试压缩技术的基础上,着重研究几种用编码方式压缩测试向量的方法,从压缩率和解码电路规模角度上对它们做出比较,得出了使用Golomb编码来进行测试向量压缩是一种简单而又行之有效的办法。Golomb编码最大的特点就是选择了变长到变长的编码方式,这样编码方式灵活,且会使代码字的长度降低。同时,针对Golomb编码中游程长度游离分散不易进行编码压缩的特点,提出了基于分组频率的Golomb码压缩方法,并以公认的ISCAS85基准测试电路中的C17逻辑电路为被测电路进行实验,将编码后的测试向量输入到设计好的解码电路部分,再由该解码器释放出原来的测试向量,最后施加到C17上电路完成全部测试。使用此方案在标准测试电路上的实验,从仿真的实际测试结果看,测试系统的软硬件设计达到了预定的设计目标,各项指标均符合SoC测试的各项要求。在解压电路略微增加的少量代价下测试向量的压缩有了更好的压缩率,从而降低了测试成本。只要加以改进,就可以达到实用化的程度。

论文目录

• 摘要
• Abstract
• 第1章 绪论
• 1.1 课题的来源及研究的目的和意义
• 1.2 国内外研究现状
• 1.3 课题研究的主要内容
• 第2章 SOC 测试的相关理论
• 2.1 引言
• 2.2 SOC 测试概论
• 2.2.1 SOC 测试的目的和过程
• 2.2.2 SOC 测试结构
• 2.2.3 SOC 测试分类
• 2.3 测试生成
• 2.3.1 功能测试和结构测试
• 2.3.2 面向故障的测试生成方法
• 2.4 本章小结
• 第3章 基于Golomb 码测试数据压缩方法
• 3.1 引言
• 3.2 SOC 测试数据压缩方法
• 3.2.1 测试集的压缩
• 3.2.2 编码压缩技术
• 3.3 基于Golomb 码测试向量压缩技术
• 3.3.1 Golomb 码的数学基础
• 3.3.2 Golomb 编码的原理
• 3.3.3 Golomb 的编码算法
• 3.3.4 Golomb 编码算法的改进思想
• 3.4 本章小结
• 第4章 分组频率Golomb 码测试数据压缩
• 4.1 引言
• 4.2 分组频率Golomb 码思想
• 4.2.1 分组频率Golomb 码
• 4.2.2 无关位赋值策略
• 4.3 编码过程
• 4.4 分组频率Golomb 码编码伪代码及流程图
• 4.5 本章小结
• 第5章 基于分组频率Golomb 码数据压缩的仿真实现
• 5.1 引言
• 5.2 基于分组频率Golomb 码数据压缩总体框架与设计
• 5.3 各个模块的设计与分析
• 5.3.1 C17 测试电路的向量生成
• 5.3.2 用Golomb 码给初始向量编码
• 5.3.3 分组Golomb 码再压缩及其仿真
• 5.3.4 解压电路
• 5.3.5 特征分析电路
• 5.3.6 比较电路
• 5.3.7 综合逻辑仿真
• 5.4 实验结果
• 5.5 本章小结
• 结论
• 参考文献
• 攻读硕士期间发表的论文
• 致谢