论文题目: 深亚微米VLSI设计中的信号完整性问题研究
论文类型: 硕士论文
论文专业: 计算机系统结构
作者: 徐君
导师: 胡伟武
关键词: 信号完整性,串扰,功能噪声,延迟噪声,耦合电容,静态噪声分析
文献来源: 中国科学院研究生院(计算技术研究所)
发表年度: 2005
论文摘要: 信号完整性,是指信号未受到损伤的一种状态,它代表着信号质量和信号经传输后仍然正确的功能特性。良好的信号完整性要求信号在需要时仍能以正确的时序和电压作出响应,而当信号不具备这样的能力时,即出现了所谓的信号完整性问题,狭义的信号完整性问题可分为两类:串扰噪声和电压降(即IR-drop),广义范围内还应包括电子迁移、热电子衰减、导线自热等现象。这其中,由耦合电容引起的串扰噪声是芯片内部最主要的信号完整性问题。其危害体现在,它不仅影响电路延迟,引起建立时间和保持时间错误,还会影响电路功能,导致芯片故障。伴随着CMOS工艺进入深亚微米时代,数字芯片内部的模拟现象逐渐增强,其重要表现就是信号完整性问题愈加突出。另一方面,由于人们对更高性能和更高频率的要求,也使得信号完整性问题不容忽视。今天,信号完整性问题与功耗一起,正成为制约VLSI设计继续发展的主要瓶颈。本文首先阐述了串扰研究领域的热点问题,如模型建立、估算技术、避免与修复方法等,然后将重点放在0.13μm工艺下龙芯2号处理器访存模块的信号完整性实现流程。为此文章比较了市场上最著名的串扰分析工具PrimeTime SI和CeltIC的运行机理及精度、速度差异,并测得了不同工艺下(重点是0.13μm工艺)与信号完整性相关的一组数据,如连线耦合电容、驱动器强度、信号转换时间等因素与串扰噪声的关系,最后通过访存模块实例成功设计出处理信号完整性问题的解决方案。实验证明,该方案不但符合0.13μm工艺下的精度要求,而且具有更少的执行时间,有效保证了芯片提交的最后期限。
论文目录:
摘要
Abstract
第一章 引言
1.1 信号完整性问题的由来及分类
1.2 串扰噪声
1.2.1 定义及分类
1.2.2 对电路性能的影响
1.2.3 越来越严重的原因及处理思路
1.3 电压降
1.4 龙芯2 号处理器在0.18μm 工艺下信号完整性分析
1.5 研究对象的选择
1.6 论文的组织
第二章 串扰噪声研究现状
2.1 串扰噪声的模型建立与影响因素
2.1.1 Vittal 的集总模型
2.1.2 Becer 的4π-模型
2.1.3 影响串扰噪声的因素
2.2 串扰噪声的分析估算
2.2.1 过滤虚假噪声
2.2.2 延迟噪声分析
2.3 串扰噪声的避免与修复
2.3.1 插入缓冲器
2.3.2 调整驱动器驱动强度
2.3.3 总线延迟倾斜和编码技术
2.3.4 增加CMOS 动态逻辑抗噪性
2.4 处理串扰噪声问题的设计流程与设计思想
2.4.1 一个主流设计流程示意
2.4.2 一个使用ALF 库格式的信号完整性处理流程
2.4.3 以互连线为中心的设计流程
2.4.4 与商业化EDA 工具结合的一个设计流程
2.5 小结
第三章 PrimeTime SI 和CeltIC
3.1 PrimeTime SI
3.1.1 使用流程
3.1.2 运行机制
3.1.3 PrimeTime SI 的一些重要参数
3.1.4 PrimeTime SI 对于功能噪声的处理
3.2 CeltIC
3.2.1 使用流程
3.2.2 延迟噪声分析
3.2.3 功能噪声分析
3.3 小结
第四章 0.13μm 工艺下信号完整性相关数据分析
4.1 连线电容
4.1.1 连线对地电容
4.1.2 连线间耦合电容
4.2 与功能噪声相关的数据分析
4.2.1 一个实际的电路模型
4.2.2 根据4π-模型测得分析结果
4.2.3 噪声峰值对各电路参数的敏感度比较
4.3 延迟噪声的初步估算
4.4 对噪声免疫性的观察
4.5 对PrimeTime SI 和CeltIC 分析结果的初步比较
4.6 不同工艺下的信号完整性分析
4.7 小结
第五章 实现龙芯2 号访存模块信号完整性的设计流程
5.1 物理实现的一般流程和相应工具
5.2 串扰噪声的避免
5.2.1 综合阶段的避免措施
5.2.2 Floorplan 及布局阶段的避免
5.2.3 布线阶段的避免措施
5.3 串扰噪声的分析与修复
5.3.1 提取寄生参数
5.3.2 PrimeTime SI 分析流程与参数设置
5.3.3 CeltIC 的分析流程
5.3.4 Astro 中的串扰修复
5.3.5 两种工具结合分析
5.4 结论
第六章 结束语
6.1 本文工作总结
6.2 下一步研究方向
参考文献
致谢
作者简历
发布时间: 2006-12-26
参考文献
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