基于Nios的语音记录嵌入式系统

论文摘要

目前,各行业中所使用的电话语音记录设备主要包括磁带式电话语音记录设备、基于PC机的电话语音记录设备和基于Flash芯片的电话语音记录设备等。由于这些语音记录设备存在体积过大或记录时间较短等缺点,因此亟需研制一种超大存储容量、体积小巧且性能可靠的语音记录设备。 本文采用SOPC技术研制了一种超大存储容量且体积小巧的语音记录设备。在总体设计方案的基础上,设计了FPGA的外围硬件电路;设计了由NiosⅡ软核处理器、语音编解码器和IDE接口等IP核构成的NiosⅡ系统,并采用C++语言设计了运行于该NiosⅡ系统上的应用程序。为了节省硬盘的存储空间,本文在分析16Kbps ADPCM编解码算法基础上,提出了一种适合语音记录系统的简化16Kbps ADPCM编解码算法,并利用DSP Builder实现了该编解码算法。 该语音记录设备能够将语音数据实时压缩并存储到IDE硬盘,实现了存储语音的本地播放和远程调度等功能。该语音记录系统采用简化的16Kbps ADPCM编解码算法且以运行于Stratix FPGA中的NiosⅡ系统作为核心的控制部件,以IDE硬盘为存储介质,从而在提高语音存储量的基础上极大地节省了系统的体积、提高了系统的稳定性,具有广阔的应用前景。

论文目录

• 第一章 前言
• 1.1 电话语音记录设备的发展现状
• 1.2 课题研究的目的及意义
• 1.3 课题研究的内容
• 第二章 SOPC相关技术研究
• 2.1 FPGA器件简介
• 2.1.1 FPGA器件的基本结构
• 2.1.2 FPGA编程开关的实现方法
• 2.1.3 FPGA的特点
• 2.2 Altera Stratix系列FPGA器件
• 2.3 硬件描述语言以及IP复用技术
• 2.3.1 硬件描述语言
• 2.3.2 IP复用技术（IP Reuse technology）
• 2.4 基于NIOSⅡ软核处理器的SOPC技术
• 2.4.1 QuartusⅡ软件以及SOPC Builder软件介绍
• 2.4.2 DSP Builder软件的介绍
• 2.4.3 SOPC系统的架构以及开发流程
• 第三章 系统硬件电路设计
• 3.1 系统组成
• 3.2 Stratix Nios开发板
• 3.2.1 Flash存储器
• 3.2.2 配置控制器件
• 3.2.3 SDRAM器件
• 3.2.4 串行接口
• 3.2.5 扩展引脚
• 3.2.6 JTAG连接器
• 3.2.7 时钟电路
• 3.2.8 电源电路
• 3.3 FPGA外围电路设计
• 3.3.1 硬盘接口电路设计
• 3.3.2 TP3057电路设计
• 3.3.3 振铃检测电路设计
• 3.3.4 本机语音播放电路设计
• 3.3.5 远程调度电路设计
• 3.3.6 LCD电路设计
• 3.3.7 时钟芯片DS1302电路设计
• 3.3.8 键盘电路设计
• 3.3.9 电源电路设计
• 3.4 FPGA内部配置电路设计
• 3.4.1 ADPCM编解码器IP核的设计
• 3.4.2 SOPC Builder中NiosⅡ处理器以及外围电路的添加与设置
• 3.4.3 时钟单元的设计
• 3.4.4 NiosⅡ系统图
• 第四章 系统应用软件设计
• 4.1 Nios Ⅱ集成开发环境
• 4.1.1 工程管理器
• 4.1.2 编辑器和编译器
• 4.1.3 调试器
• 4.1.4 Flash编程器
• 4.2 应用软件的模块划分及主程序流程
• 4.3 系统应用程序设计
• 4.3.1 IDE硬盘读写操作子程序
• 4.3.2 LCD显示子程序
• 4.3.3 键盘操作子程序
• 4.3.4 时钟芯片DS1302子程序
• 第五章 系统的调试
• 5.1 IDE硬盘语音存储调试
• 5.2 语音本机播放模块的调试
• 5.3 时钟芯片DS1302的调试
• 5.4 系统整体的软硬件协同调试
• 第六章 结束语
• 参考文献
• 附录一 部分软件代码
• 附录二 作者攻读硕士学位期间发表的学术论文及科研成果
• 致谢