10位CMOS流水线型ADC中的低功耗设计

论文摘要

集成电路已经进入系统级芯片（SOC）阶段。在通信、视频处理等混合信号系统中,高速、低功耗ADC是一个十分关键的部分。与其他结构相比较,流水线（PipelinedArchitecture）ADC结构的特点是既能实现高速又能实现相当高的分辨率。本设计采用0.18μm 1P6M CMOS混合信号生产工艺,实现转换精度为10比特、转换速率为40 MHz的A/D转换器。本文首先对流水线型模数转换器电路作了系统的介绍,对ADC中的功耗抑制技术进行了理论分析,同时提出了从结构到电路的低功耗流水线型ADC设计方法和标准:1.采用SHA-Less设计,降低了ADC的级数。2.选择最优的单级分辨率及电容逐级递减,从而降低了功耗。3.对电路核心模块运放和比较器进行功耗优化设计。最后通过Cadence设计软件完成了10比特流水线型ADC电路的设计,采用中芯国际（SMIC）0.18μm 1P6M CMOS模型进行版图后仿真。在最终的芯片测试结果中,输入信号为9 MHz,采样频率为40 MHz时,转换精度能够达到8.7 bit有效位数,满足系统要求。在1.8 V电源电压下的功耗为48 mW。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 引言
• 1.2 国内外研究现状与趋势
• 1.3 课题研究的目的和方法
• 1.4 本篇论文的内容安排
• 第二章 流水线型ADC结构
• 2.1 ADC的分类
• 2.2 流水线型ADC结构与原理
• 2.3 流水线ADC主要的非线性及其产生原因
• 第三章 流水线型ADC的功耗优化设计
• 3.1 SHA-Less结构
• 3.2 单级分辨率的选取
• 3.3 逐级功耗递减
• 3.4 运放中的低功耗设计
• 3.5 比较器中的低功耗设计
• 第四章 ADC性能指标与仿真测试结果
• 4.1 ADC的性能指标
• 4.2 仿真结果
• 4.3 测试结果
• 第五章 结论
• 致谢
• 参考文献