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光纤通信中的级联码技术及其实现研究

2020-11-22阅读(346)

光纤通信中的级联码技术及其实现研究

论文摘要

前向纠错码（FEC）技术是高速长距离光纤通信中的关键技术之一,使用ITU-T G.709/975中建议的RS（255,239）码能有效地提高光纤通信系统的传输质量和降低传输成本,RS（255,239）码也因此被称为标准FEC。随着光纤通信技术的发展,迫切需要纠错能力更强的所谓超强FEC,由RS码和BCH码组成的级联码由于具有更高的编码增益以及适中的解码复杂度而成为研究热点。高性能超强FEC的理论研究虽然已取得了许多进展,然而将级联码技术成功用于光纤通信系统的关键是设计实现低复杂度、高速的FEC芯片。本文主要研究了光纤通信中具有超强纠错能力的级联码技术,并以组成级联码的RS码和BCH码的高速低复杂度电路实现为主要研究内容。设计中主要采用优化的编解码器算法及其实现结构并考虑系统级的优化来降低硬件复杂度,同时采用并行处理和流水线技术提高电路的数据吞吐率。RS解码器的三个主要步骤即伴随式计算、关键方程求解和钱式搜索中,影响解码器吞吐率的瓶颈且最消耗芯片面积的是关键方程求解模块。论文探讨了RS解码器中广泛使用的改进的欧氏算法（ME）的实现,利用流水线技术和复用有限域乘法器的方法设计了一种低复杂度的ME算法实现结构。基于这种结构设计实现了2.5Gb/s的RS（255,239）解码器,该解码器可用作ITU-T G.709/975中建议的标准FEC,也可用作本文设计的级联纠错码的外码。传统二进制BCH编码器电路可由串行线性移位寄存器实现,但是在光通信这样的高速应用场合,必须使用同时处理多个数据比特的并行编码器,相应地也就需要并行BCH解码器。论文研究了并行BCH编码器的实现算法和结构,并用提出的算法设计实现了8比特数据并行处理的2.5Gb/s的BCH（2184,2040）编码器。这种算法的特点在于,对BCH长码编码器设计中普遍存在的扇出瓶颈问题,采用均衡负载和子表达式共享相结合的简单方法就可有效地消除其影响。在并行BCH解码器设计中,利用二进制BCH码的一些独特性质进行优化,首先设计了有限域多次方计算电路,实现了一种并行低复杂度伴随式计算电路;其次,采用有限域乘法器流水线设计、在关键路径上加入寄存器和资源复用的方法,设计了高速、低复杂度的BM算法电路实现结构;最后,对并行钱氏搜索电路中的乘法器进行了全局优化设计,可实现数据率达2.5Gb/s的BCH（2184,2040）解码器。对于RS和BCH编解码器中广泛使用的有限域乘法器,作者提出了一种全局优化的设计方法。这种方法既适用于变量乘法器也适用于常量乘法器,尤其对RS编码器和并行BCH解码器中的钱氏搜索电路等存在多常量乘法器组的应用场合有较明显的优化效果。设计的带有交织器的RS（255,239）+BCH（2184,2040）级联码已通过了基于FPGA的硬件系统的验证。论文对FEC系统结构和编解码器的优化实现的研究,对于我国研究开发具有自主知识产权的高性能的FEC芯片有重要价值。

论文目录

  • 摘要
  • Abstract
  • 第一章 绪论
  • 1.1 课题背景及意义
  • 1.2 纠错码发展简介
  • 1.3 光通信中的纠错码与VLSI 实现
  • 1.3.1 光通信中的纠错码
  • 1.3.2 纠错码的VLSI 实现
  • 1.4 本文主要研究内容和结构安排
  • 1.4.1 主要研究内容
  • 1.4.2 论文结构安排
  • 参考文献
  • 第二章 纠错码原理与级联码设计
  • 2.1 引言
  • 2.2 RS 码和BCH 码的编解码原理
  • 2.2.1 纠错码基本概念
  • 2.2.2 RS 码和BCH 码编码原理
  • 2.2.3 RS 码和BCH 码解码原理
  • 2.3 级联码设计考虑
  • 2.4 数字集成电路设计
  • 2.4.1 集成电路设计流程
  • 2.4.2 逻辑综合
  • 2.4.3 标准单元库介绍
  • 2.4.4 流水线与并行处理技术
  • 2.5 本章小结
  • 参考文献
  • 第三章 高速RS（255,239）编解码器设计与实现
  • 3.1 引言
  • 3.2 RS 编码器设计
  • 3.3 RS 解码器原理
  • 3.3.1 伴随式计算
  • 3.3.2 解关键方程
  • 3.3.3 钱氏搜索与纠错输出
  • 3.4 一种并行低复杂度Euclid 算法结构
  • 3.4.1 ME 算法描述
  • 3.4.2 传统ME 算法结构
  • 3.4.3 低复杂度并行ME 算法结构
  • 3.4.4 控制电路设计
  • 3.5 高速RS（255,239）解码器设计
  • 3.5.1 错误检测电路
  • 3.5.2 纠错失败判断
  • 3.5.3 先入先出缓存器的设计
  • 3.6 VLSI 实现结果
  • 3.7 本章小结
  • 参考文献
  • 第四章 高速并行BCH 编码器设计与实现
  • 4.1 引言
  • 4.2 并行BCH 编码器实现原理
  • 4.2.1 编码器校验位的并行计算
  • 4.2.2 并行BCH 编码器设计举例
  • 4.3 高速并行BCH（2184,2040）编码器设计
  • 4.4 设计结果与分析
  • 4.5 本章小结
  • 参考文献
  • 第五章 高性能并行BCH 解码器实现结构研究
  • 5.1 引言
  • 5.2 BCH（2184,2040）解码器结构
  • 5.3 低复杂度伴随式电路设计
  • 5.4 优化的高速IBM 算法结构
  • 5.4.1 传统IBM 算法电路结构
  • 5.4.2 改进的高速IBM 算法电路结构
  • 5.4.3 性能分析与比较
  • 5.5 钱氏搜索电路的结构优化
  • 5.6 设计结果
  • 5.7 本章小结
  • 参考文献
  • 第六章 有限域并行乘法器优化设计
  • 6.1 引言
  • 6.2 有限域并行乘法器设计
  • 8）域并行乘法器设计'>6.2.1 GF（28）域并行乘法器设计
  • 12)域并行乘法器设计结果'>6.2.2 GF(212)域并行乘法器设计结果
  • 6.3 面向应用的常量乘法器结构优化
  • 6.3.1 常量乘法器的优化与应用
  • 6.3.2 常量乘法器组的优化与应用
  • 6.4 本章小结
  • 参考文献
  • 第七章 级联码系统与功能验证
  • 7.1 引言
  • 7.2 级联码系统
  • 7.3 基于FPGA 的验证
  • 7.3.1 基于FPGA 的验证系统
  • 7.3.2 验证方法
  • 7.4 验证结果
  • 7.5 本章小结
  • 参考文献
  • 第八章 全文总结
  • 8.1 本论文已取得的研究结果
  • 8.2 有待进一步研究的问题
  • 致谢
  • 作者攻读博士学位期间发表的论文

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