一种DSP数据通路的设计实现

论文摘要

在DSP设计中,由于数据通路决定时钟周期且占据相当大的芯片面积,因此,数据通路是决定微处理器性能和价格的主要因素。本文主要探讨了rDSP数据通路的优化设计,主要内容和创新包括:1、在分析传统对数移位器实现的基础上,提出了一种新的移位器右移级间互连方案,将二进制补码直接用于移位器部件,从而避免了传统设计中的加法器、逆序电路对关键路径的影响。2、完成了40位加法器的设计。该加法器采用平方根分组进位结构,通过超前进位链计算第16位进位,从而支持双16位模式,以方便一些数字信号处理算法,并针对组内和组间的进位链提出了优化的算法。3、分析实现ALU的两种传统结构,针对将算术运算和逻辑运算单元分开这一方案的不足,重新设计了ALU的实现构架,以较小的代价和较短的执行时间完成了ALU的设计。4、乘法器是DSP处理器中的关键部件,乘法器的设计关系到DSP处理器的性能好坏。采用改进的Booth编码、五层的Wallace Tree结构和超前进位加法器完成了乘累加的实现,并着重考虑了对有符号数乘法符号的处理。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 课题意义及来源
• 1.2 DSP 的发展及特点
• 1.3 DSP 运算通路的研究与发展
• 1.4 论文安排
• 第二章 DSP 数据通路
• 2.1 RDSP 处理器结构
• 2.2 RDSP 的中央处理单元（CPU）
• 2.3 指令分析
• 2.4 RDSP 数据通路
• 2.5 本章小结
• 第三章 移位器设计
• 3.1 移位器的功能
• 3.2 桶形移位器的实现
• 3.3 移位器的设计实现
• 3.3.1 传统双向移位器结构
• 3.3.2 新的级间互联方案
• 3.3.3 改进2-1 选择器
• 3.4 性能分析
• 3.5 本章小结
• 第四章 ALU 设计
• 4.1 ALU 功能
• 4.2 常见加法器的讨论
• 4.3 40 位定点加法器的设计
• 4.3.1 分组长度确定
• 4.3.2 双16 位模式
• 4.3.3 组内进位链优化
• 4.3.4 超前进位链优化
• 4.4 ALU 实现
• 4.4.1 传统的ALU 设计
• 4.4.2 优化的ALU 结构
• 4.5 本章小结
• 第五章 乘法器设计
• 5.1 乘法器的功能
• 5.2 乘法器基本算法
• 5.3 乘法器的设计
• 5.3.1 乘法器的结构
• 5.3.2 改进的Booth 算法和部分积产生
• 5.3.3 Wallace tree 压缩
• 5.3.4 对符号扩展的处理
• 5.4 本章小结
• 第六章 功能验证
• 6.1 验证方法
• 6.1.1 动态验证
• 6.1.2 仿真工具
• 6.1.3 混合仿真平台搭建
• 6.2 功能部件的验证
• 6.2.1 功能验证
• 6.2.2 应用程序验证
• 6.3 验证结果
• 第七章 总结与展望
• 7.1 本文的总结
• 7.2 进一步工作的展望
• 参考文献
• 致谢
• 攻读硕士学位期间已发表或录用的论文