导读:本文包含了时钟产生论文开题报告文献综述及选题提纲参考文献，主要关键词:频率合成模块,基准产生单元电路,衰减器,失效分析
时钟产生论文文献综述
杨喜存,惠好鹏,陈虹,李京津[1]（2019）在《某雷达时钟基准产生单元电路衰减器失效机理分析》一文中研究指出本文通过对某雷达频率合成模块调试试验中出现的个别频点不稳,特别是在低温摸底时,3套模块低温下都出现了(发射、本振、校正)工作频点不对且不跳点(失锁状态),输出功率偏小的现象。对相关单元进行分离测试,找到了问题所在,为频率合成模块时钟基准产生单元电路中衰减器失效。文中不仅给出了失效机理,同时提出了改进措施并加以验证。(本文来源于《环境技术》期刊2019年05期）
蔡炎[2]（2019）在《高频多相位时钟产生电路技术研究》一文中研究指出消费市场对不断提高的系统性能的需求,主要表现在对产品在速度的要求。在常见的高速电路系统中,如高速接口电路中,精确的时序控制是十分常用的提高速度的方法。而这也恰恰对高性能时钟产生电路的设计提出了挑战。多相位时钟的并行被广泛用于解决系统中的时序冲突,其在频率高达上GHz的时钟数据恢复电路以及时间交织数据转换器中都已经得到了实际的应用。除了多相位时钟的并行处理之外,精确的多相位时钟产生电路还可以被用于光存储介质中的可变脉冲宽度控制、锁相环中的快速生成分数时钟和时间数字转换中的延迟测量。本论文的工作重点在于对高频多相位时钟产生电路的关键技术进行研究。首先总结阐明了各种常见结构的优缺点,同时分析了各种类型相位插值器的工作原理和存在的问题。接着,为了解决传统相位插值器的线性度问题,提出一种新型的开关电容型电流舵相位插值器,同时提出一种改进型电阻串相位插值器,对两个电路进行仿真分析。基于所提出的开关电容型电流舵相位插值器,设计一种两级结构的1 GHz频率40个相位的时钟产生电路,相邻输出时钟的相位差为25 ps。系统由第一级开环延迟补偿的Coarse Stage和第二级40路并行相位插值器的Fine Stage组成。通过电路和版图的仿真,验证电路的功能和性能是否符合要求,并且完成电路的优化。最后,基于所提出的多相位时钟产生电路完成一种应用于片上电源噪声测量系统的时基发生器设计。在40 nm CMOS 1P7M工艺下,成功完成了片上电源噪声测量芯片的流片和测试。测试结果表明芯片可测噪声带宽达到20 GHz,可测噪声精度达到1 mV,符合预设指标要求,有效地说明了系统中的基于多相位时钟电路的时基发生器也有很好的功能和性能。所设计的多相位时钟电路以简单的结构,很小的面积300 um×90 um,实现了很好的线性度,电路的最大DNL为0.12LSB,最大INL为0.32 LSB。(本文来源于《电子科技大学》期刊2019-04-01）
陈艳,衣晓峰,李博文[3]（2018）在《WLAN产品中低噪声时钟产生电路设计技巧》一文中研究指出WLAN产品中的低噪声时钟产生电路主要通过锁相环(PLL)来实现的,对PLL从线性系统角度进行分析与推导,给出一种从实践中总结出的优化环路参数的方法-噪声贡献分析法,通过噪声贡献大小有针对性地对PLL系统中各模块的参数进行优化,从而实现低噪声目标。通过在TSMC 65 nm工艺流片和测试,时钟的RMS噪声小于5 ps,总功耗小于6 mW,面积0.25mm~2,达到行业较好水平。(本文来源于《集成电路应用》期刊2018年10期）
杨斌,史亚维[4]（2018）在《数字芯片中时钟产生模块的设计与验证》一文中研究指出随着今年美国对中兴芯片禁止事件的发展,国人对芯片越来越重视,然而时钟产生模块(Clock Generation Unit, CGU)是数字芯片不可缺少的一部分。因此,本文给出了数字芯片中时钟产生模块的基本设计结构,提出了基于C语言的直接功能验证和基于UVM方法学的随机功能验证结合的有效方法,达到了功能覆盖率和代码覆盖率的要求,使得设计更符合功能要求。(本文来源于《电子世界》期刊2018年18期）
赵金鹏[5]（2018）在《一种1Hz～1GHz时钟产生电路》一文中研究指出针对自动测试系统中对定时同步时钟的新需求,本文介绍了一种新型时钟产生电路。该电路根据不同频段采取不同的方法实现时钟信号发生,最后通过多路复用器选择时钟信号输出。这种电路产生的时钟信号频率覆盖1Hz~1GHz、频率分辨率达到μHz级,用于PXI/PXIe总线定时与同步时钟模块中,满足了自动测试系统定时与同步的需求。(本文来源于《电子制作》期刊2018年13期）
徐利成[6]（2018）在《基于双锁相环的抖动消除技术的时钟产生器研究》一文中研究指出随着无线通讯技术的蓬勃发展,对射频技术的要求也越来越严苛。时钟产生器,作为无论是接收机还是发射机中都不可或缺的一个模块,其性能对于整个收发机都有着举足轻重的作用。而作为时钟产生器众多指标中的一项,时钟抖动的消除技术一直是研究的热点。本文主要对基于双锁相环的抖动消除技术进行研究。首先简述低抖动时钟产生器的研究背景与应用环境、国内外类似技术的发展现状以及本课题的最终研究目标。然后介绍作为研究基础的小数分频锁相环的基本架构与建模方式,再分别从不同角度对小数分频锁相环的各项指标进行分解,对应至相应的模块指标,指导完整的双锁相环系统、模块设计。第叁章将对小数分频锁相环产生的量化噪声做出介绍,以产生原因与造成的影响规模为角度进行详细的推导,从而找出其与锁相环各项参数之间的关系;接着以之前的推导为基础提出当前国内外已有的几种主流量化噪声削减方式,与本论文所采用的双锁相环结构进行对比。第四章开始具体介绍本课题中双锁相环的实现方式、频率规划与系统设计,并根据系统指标要求对双锁相环的各个模块进行了详尽的分析,在此基础上提出鉴频鉴相器/电荷泵的新型结构,以应对高频输入参考时钟对锁相环系统提出的额外要求。此外,其他关键模块的结构也会在这一章被详细介绍。第五章给出了双锁相环系统的仿真结果。基于TSMC 0.18μm工艺,双锁相环系统在后仿条件下最终满足了3-4GHz的输出频率范围,在标准工艺角下两级总共约32us的锁定时间也很好地满足了指标中50us的锁定时间要求。而在本课题中极其关键的时钟抖动方面,最终拟合得到的结果为136.78fs,小于指标中要求的223fs,很好地满足了预设的目标。(本文来源于《上海交通大学》期刊2018-01-01）
林志琦,任超越,张睿[7]（2017）在《标准51单片机在任意时钟频率下产生任意波特率的独特方法》一文中研究指出为了实现标准51单片机在6、12、24 MHz等时钟频率下产生任意的波特率,将波特率发生器中定时计数器的16次(或32次)溢出分为两部分,一部分是连续15次(或31次)的快速溢出,此时定时器T_1的初值为0FFH,定时器只需一个定时周期就可以溢出,这样需要15个(或31个)时间单位,然后用串行数据传输一位数据所需的时间减去之前那15(或31个)定时周期,余下的时间为用定时器T_0准确地定时。故此可以在任意时钟频率下产生任意的波特率。(本文来源于《长春工业大学学报》期刊2017年06期）
鲜卓霖,段吉海,朱智勇,赵洪飞[8]（2017）在《一种用于产生高频八相位时钟的延时锁定环》一文中研究指出针对传统延时锁定环工作频率低、锁定范围窄的问题,设计了一种可产生高频宽范围八相位时钟的延时锁定环。设计一种仅由8个MOS管构成的高频鉴相器,这种高频鉴相器无传统鉴相器的复位端,可减小死区并降低抖动;采用差分串联电压开关逻辑作为压控延时单元,以满足宽范围延时的要求,并通过电阻矫正的方法解决其上升、下降沿延时不匹配的问题;采用旁路控制单元对压控延时线进行二次调节,增大延时范围的同时解决了失锁和谐波锁定的问题。基于SMIC0.18μm CMOS工艺和1.8V电源电压进行仿真,实现了一种用于产生高频八相位时钟的延时锁定环,芯片核心尺寸为0.03mm2,锁定工作频率为1.8~4.5GHz,在输入参考时钟为4.5GHz下,抖动为3.2ps,功耗为54mW。(本文来源于《桂林电子科技大学学报》期刊2017年05期）
孙雅芃,谢正章,赵慧冬,乔树山,黑勇[9]（2017）在《一种基于相对延时比模型的全数字时钟电路产生器》一文中研究指出设计了一种应用于低功耗领域的基于相对延时比模型的全数字时钟生成器,解决了环形振荡器产生振荡周期受到工艺偏差、环境温度偏移和供电电压抖动等因素影响的问题.该时钟生成器由相对延时比生成器、映射译码单元和数字控制振荡器组成.一款10~40 MHz频率可调节的全数字时钟电路生成器基于smic180nm CMOS工艺库,整个芯片面积(除IO pad)为1.02mm~2.测试结果表明,当目标频率设定为25 MHz,在供电电压在1.6~2V,环境温度在0~80℃变化时,该时钟生成器的最大输出频率误差为3%,输出时钟相位噪声在1 MHz频偏处为-114.82dBc/Hz,具有良好的频率稳定性.(本文来源于《微电子学与计算机》期刊2017年06期）
崔伟,商洁,范松涛,王新伟,周燕[10]（2017）在《基于时钟移相相或的高精度脉冲对产生方法》一文中研究指出针对超分辨率叁维选通成像中同步控制脉冲对精度低的问题,提出了时钟移相相或的高精度脉冲对产生方法。该方法首先对可编程器件的系统时钟进行等差相位的数字移相产生多路时钟信号,再根据脉冲对中延时值和脉宽值选择对应的两路时钟产生脉宽信号,最后将两路脉宽信号进行相或运算得到高精度的脉冲对信号。实验表明,该方法可以将延时和脉宽的控制精度提高到1ns,优于传统脉冲产生方法的5ns精度,使超分辨率叁维选通成像系统在直径2.5m视场内的距离分辨率达到1cm,为对更小目标进行成像和识别提供技术基础。(本文来源于《探测与控制学报》期刊2017年02期）
时钟产生论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
消费市场对不断提高的系统性能的需求,主要表现在对产品在速度的要求。在常见的高速电路系统中,如高速接口电路中,精确的时序控制是十分常用的提高速度的方法。而这也恰恰对高性能时钟产生电路的设计提出了挑战。多相位时钟的并行被广泛用于解决系统中的时序冲突,其在频率高达上GHz的时钟数据恢复电路以及时间交织数据转换器中都已经得到了实际的应用。除了多相位时钟的并行处理之外,精确的多相位时钟产生电路还可以被用于光存储介质中的可变脉冲宽度控制、锁相环中的快速生成分数时钟和时间数字转换中的延迟测量。本论文的工作重点在于对高频多相位时钟产生电路的关键技术进行研究。首先总结阐明了各种常见结构的优缺点,同时分析了各种类型相位插值器的工作原理和存在的问题。接着,为了解决传统相位插值器的线性度问题,提出一种新型的开关电容型电流舵相位插值器,同时提出一种改进型电阻串相位插值器,对两个电路进行仿真分析。基于所提出的开关电容型电流舵相位插值器,设计一种两级结构的1 GHz频率40个相位的时钟产生电路,相邻输出时钟的相位差为25 ps。系统由第一级开环延迟补偿的Coarse Stage和第二级40路并行相位插值器的Fine Stage组成。通过电路和版图的仿真,验证电路的功能和性能是否符合要求,并且完成电路的优化。最后,基于所提出的多相位时钟产生电路完成一种应用于片上电源噪声测量系统的时基发生器设计。在40 nm CMOS 1P7M工艺下,成功完成了片上电源噪声测量芯片的流片和测试。测试结果表明芯片可测噪声带宽达到20 GHz,可测噪声精度达到1 mV,符合预设指标要求,有效地说明了系统中的基于多相位时钟电路的时基发生器也有很好的功能和性能。所设计的多相位时钟电路以简单的结构,很小的面积300 um×90 um,实现了很好的线性度,电路的最大DNL为0.12LSB,最大INL为0.32 LSB。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
时钟产生论文参考文献
[1].杨喜存,惠好鹏,陈虹,李京津.某雷达时钟基准产生单元电路衰减器失效机理分析[J].环境技术.2019
[2].蔡炎.高频多相位时钟产生电路技术研究[D].电子科技大学.2019
[3].陈艳,衣晓峰,李博文.WLAN产品中低噪声时钟产生电路设计技巧[J].集成电路应用.2018
[4].杨斌,史亚维.数字芯片中时钟产生模块的设计与验证[J].电子世界.2018
[5].赵金鹏.一种1Hz～1GHz时钟产生电路[J].电子制作.2018
[6].徐利成.基于双锁相环的抖动消除技术的时钟产生器研究[D].上海交通大学.2018
[7].林志琦,任超越,张睿.标准51单片机在任意时钟频率下产生任意波特率的独特方法[J].长春工业大学学报.2017
[8].鲜卓霖,段吉海,朱智勇,赵洪飞.一种用于产生高频八相位时钟的延时锁定环[J].桂林电子科技大学学报.2017
[9].孙雅芃,谢正章,赵慧冬,乔树山,黑勇.一种基于相对延时比模型的全数字时钟电路产生器[J].微电子学与计算机.2017
[10].崔伟,商洁,范松涛,王新伟,周燕.基于时钟移相相或的高精度脉冲对产生方法[J].探测与控制学报.2017