JX5芯片测试码的产生及故障模拟

论文摘要

故障测试是集成电路设计流程中必不可少的环节。 JX5芯片是一个全定制设计的芯片，该芯片的规模十分庞大，结构异常复杂，而且芯片整体逻辑描述包含了电路级、门级、RTL级以及存储型模块等多种混合级别的描述；另外，芯片中没有针对故障的可测性设计结构。在这种情况下，用工具去对该芯片进行自动测试生成是无法实现的。如何解决JX5芯片的测试码产生问题是本文的重点之一。 对这样的芯片进行故障模拟，也面临着两大困难：首先是对超大规模的逻辑进行故障模拟，其时空消耗非常巨大，需考虑降低故障模拟实现难度的方法；其次是现有的故障模拟工具都是针对门级描述去进行的，而JX5芯片是用电路级、门级、RTL级混合描述的逻辑，如何读入并实施故障模拟成为问题。 本文在深入了解JX5芯片结构特点及其对测试的具体需求的基础上，围绕着全定制芯片具体结构和测试码产生、故障模拟的具体困难展开研究，提出了手工改造功能验证程序成为测试码，按功能部件利用调试链路追加测试码，预处理并读入混合级别逻辑网表，基于功能部件局部故障加载的故障模拟方法等一整套测试码产生和故障模拟方案。该方案也同时合理利用了JX5内部的测试结构，去完善测试码并提高故障覆盖率，从而很好的解决了JX5芯片对测试的需求。作者还具体实现了这一方案，为芯片测试提供了保证。

论文目录

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• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 课题的研究背景
• 1.2 课题研究的主要内容
• 1.3 论文的组织结构
• 第二章 测试生成相关理论
• 2.1 数字系统中的故障和故障模型
• 2.1.1 故障的种类及特征
• 2.1.2 故障模型
• 2.2 测试生成的基本理论
• 2.3 组合电路的测试生成方法研究
• 2.3.1 一维通路敏化法
• 2.3.2 布尔差分算法
• 2.3.3 D算法
• 2.3.4 PODEM算法
• 2.4 时序电路的测试生成方法研究
• 2.4.1 时序电路的结构测试生成
• 2.4.2 时序电路的功能测试生成
• 2.5 自动测试生成系统ATGS
• 第三章 可测性设计技术研究
• 3.1 可测性设计相关理论
• 3.2 可测性设计方法研究
• 3.2.1 组合网络的可测性设计方法
• 3.2.2 可测性设计的专门方法（Ad-hoc）
• 3.2.3 结构化可测性设计方法
• 3.2.4 边界扫描（Boundary Scan）
• 第四章 JX5芯片测试结构的研究
• 4.1 JX5芯片结构与测试目标
• 4.1.1 JX5芯片结构的分析
• 4.1.2 JX5芯片的故障测试要求与目标
• 4.2 JX5芯片中可利用的测试结构
• 4.2.1 BIST（内建自测试）
• 4.2.2 边界扫描结构
• 4.2.3 内部扫描
• 4.3 本章小结
• 第五章 JX5芯片测试码的产生
• 5.1 JX5芯片测试码产生的方案
• 5.2 JX5芯片测试码的编写
• 5.2.1 测试码的产生
• 5.2.2 测试码的完善
• 5.2.3 全芯片的测试码的完善
• 5.3 本章小结
• 第六章 JX5芯片故障模拟的实现
• 6.1 JX5芯片故障模拟实现的方案
• 6.2 工具简介
• 6.3 故障模拟的实现
• 6.3.1 对混合描述的处理
• 6.3.2 ATPG库的转换
• 6.3.3 动态逻辑的处理
• 6.3.4 MMX部件故障模拟的实现
• 6.3.5 其他部件故障模拟的实现
• 6.3.6 全芯片故障覆盖率的综合
• 6.4 本章小结
• 结束语
• 致谢
• 参考文献
• 作者在学期间取得的学术成果